- 博客(68)
- 资源 (4)
- 收藏
- 关注
RSS订阅原创 MGT高速收发器
https://www.sohu.com/a/258647991_781333https://blog.csdn.net/woshiyuzhoushizhe/article/details/89439509多重相位数据提取电路：
2021-04-23 10:13:47
574
原创 纬图SPI盒子在Win10上的数字签名问题
http://www.viewtool.com/bbs/forum.php?mod=viewthread&tid=63288&extra=page%3D1
2021-04-16 13:55:34
127
FPGA时序传输模型分析
目的寄存器能够正确的接收源寄存器发射过来的数据Tclk1+Tco+Tdata <= Tclk+Tclk2-TsuTclk+Tclk2-Tsu-(Tclk1+Tco+Tdata) >=0Tclk+Tclk2-Tsu-Tclk1-Tco-Tdata >=0Tclk+(Tclk2-Tclk1)-Tsu-Tco-Tdata >=0Tclk+Tskew-Tsu-Tco-Tdata >=0Slack = Tclk+Tskew-Tsu-Tco-TdataSlack>=
2021-04-09 16:17:59
101
原创 FPGA时序约束前提----------了解fpga内部结构
约束-------------------->时钟FPGA内部可编程逻辑块结构：1、只用LUT：实现组合逻辑；2、只用D触发器：实现单纯打拍；3、LUT与DFF都用：实现时序逻辑；
2021-04-06 11:11:12
118
原创 由耗尽层的遨想
耗尽层能否导电？误解：耗尽层中既不存在多数载流子，也不存在少数载流子，因此它像绝缘体一样是不导电的。正解：耗尽层中因为存在较强的内建电场，则载流子都被驱赶出去了，其中剩余的空间电荷即都是不能移动的电离杂质中心，从而耗尽层本身的确像绝缘体一样，并不导电，并且也呈现出相同的电容效应和绝缘击穿效应等。但是耗尽层又不完全与绝缘体相同，因为当有载流子到达它的边缘时，就将很快地被其中的电场扫过而产生电流，因此这时耗尽层又能够导电了。耗尽层导电的典型例子：①BJT的集电结势垒区，在反偏时可近似为耗尽层，但是很大的集
2021-03-12 16:45:51
4666
原创 PCB板相关层的说明
阻焊层：solder mask，是指板子上要上绿油，开窗用的，比焊盘至少大个4mil(0.1mm，也看厂家工艺水准)，大一点是为了保证焊盘的铜能完全裸露。焊盘阻焊层边界靠在一起没问题的。助焊层：paste mask，是机器贴片时要用的，是对应所有贴片元件的焊盘的，大小与toplayer/bottomlayer层焊盘尺寸一样，是用来开钢网漏锡用的。...
2021-03-09 12:06:51
418
原创 c++资源网站
CPlusPlus.comCppReference.comgcc.gnu.orgthe c++ standard library a tutorial and referenceSTL源码剖析 候捷
2021-02-22 06:27:42
146
原创 WIN32 API查询
http://www.yfvb.com/help/win32sdk/index.htm?page=html/13dsy.g.htm
2021-01-08 10:10:43
439
原创 驱动能力，带负载能力
一般来说，所谓的驱动能力指的是电流，一些芯片手册会给出驱动电流是多大。对于负载来说，接上下级负载后，电流没有超出前级驱动能力则可以正常工作。如果后级接上后，输入阻抗比较大（即后级这个负载大），同时还要求输入电流比较大，一般不会有这种芯片，不会有这样设计，因为本身就是矛盾的这样。所谓的带负载能力强，电流驱动能力大，驱动能力强，这里的强或者说驱动能力大小由它本身这款芯片（或系统）手册上给出的值决定。（后级系统）负载越大，那么需要的（前级输入）电流就越小，越有可能说明能前级能驱动得了后级。而负载小的话，那么
2020-12-23 12:51:22
11286
1
原创 X1305_Figure
20201217chip_rst_n没有spi_sel默认拉高，为波控模式chip拉高，代表130位往芯片送数据，其实只用了四个通道有脉宽保护功能，所以切换发射态前需要关闭脉宽保护此版程序可以自检和写功能寄存器，通过指针的模式module io_sync( input clk , input sig_in , output reg sig_out );//-----------
2020-12-22 16:06:19
123
原创 PCB----阻抗计算
1OZ=35um阻抗计算，用CITS25进行计算，软件单位mil与mm可切换。过孔间距:低频-----20分之波长；高频-------20分之波长/介质开根号，即光速（mm/s）/频率/介质开根号（3.66开根号）/20；一般来说，要求孔间距要小于20分之波长，但这个板上波长与空气中波长是不一样的，对于上述模型，如果上面也是介质上下都是介质，根据公式对介质开根号就对了。不过当设置好那些参数后，CITS25软件的delay，每英寸分之皮秒是能够真实反应信号波长的。...
2020-10-19 14:58:58
3889
3
原创 JESD204B学习笔记——理论基础概念
JESD204B系统的整体硬件连接示意图:JESD204B协议的外部互连时钟与控制基础概念：1 Device clock(设备时钟)设备时钟是JESD204B系统里每个芯片(ADC、DAC、FPGA)的参考时钟。每个芯片的设备时钟必须同源，且每个芯片内部的帧时钟和本地多帧时钟均由设备时钟产生，这些时钟之间的倍数关系均依赖于JESD204B的不同子类(subclass)。子类0: 设备时钟、帧时钟、多帧时钟的倍数关系由芯片制造商决定。子类1: 多帧时钟周期必须是设备时钟周期的整数倍。 （我项目
2020-10-09 11:59:03
3315
原创 数字设计基础小常识
1，Verilog是以基本的“与、或、非”等门电路来构造模块进行逻辑运算的。那如果想要进行与非运算，那可以这样Y=!(A&&b)。或者用关键字and（Y，A，B）来进行写代码，Verilog内置26个基本单元，14个门级元件，12个开关级元件，常用的也就7个：and，or，not，nand(与非)，nor（或非），xor（异或），nxor（同或）。2，always @（*）：是个...
2020-09-25 19:04:51
1264
原创 射频——测试基础概念
一、常见射频指标参数口诀：30基础，等于1瓦；加3乘2，加10乘10。3dB带宽：常常指频率响应频响下降3dB处，最高频率减去最小频率。dB，分贝是一个纯计数单位，本意是表示两个量的比值大小，没有单位。，dB=10lg(A/B)增益（dB）：输出功率（dBm）减去输入功率（dBm），为正即为增益，为负即为损耗。是对应能放大功率的器件而言的，例如功率放大器PA，低噪放LNA。低噪放（low-noise amplifier ）是一类特殊的电子放大器，主要用于通讯系统中将接收自天线的信号放大
2020-09-24 19:03:08
18794
2
原创 时序分析-由D触发器结构来理解Tsu、Th
FPGA逻辑单元内的D触发器（D-FF）是一种在时钟的上升沿（或下降沿）将输入信号的变化传送至输出的边沿触发器。数字电子技术基础-闫石（第五版）边沿D触发器内部结构见下图：而FPGA原理与结构（日）一书中，内部结构较之上图多了俩反相器：由传输门和俩个反相器组成一个循环电路（锁存器），再由前后两级锁存器按主从结构链接而成。这里的传输门起开关作用，随着CLK的状态变化切换开关。只看输出的话，前级锁存器的值会随着时钟输入的变化井然有序地传入后级锁存器。为了防止时钟信号变化时输入信号发生冒险，从而使稳定.
2020-09-22 03:03:22
3225
4
原创 时序分析——查看quartus软件时序报告小总结
TTA下的clocks的报告说的是当前工程各个时钟信号的属性。这些是软件自动分析出来的工程中的一些时钟属性的信号。即有些信号不是预想的时钟信号，而是像时钟一样老是翻转，被认为是时钟的信号。如果某个被认为是时钟的信号没相关的频率周期定义，软件会自动将其按照1000M的频率来进行分析。clk信号，Fmax=149.77MHz,指的是当前设计中，由clk信号驱动的寄存器，在clk频率为149.77MHz的时候，刚好还能正常工作。SDC文件作用：编译器用来优化设计。create clock（约束）：cr
2020-09-18 16:31:25
4318
原创 时序约束——相关基础概念
时序路径典型的时序路径有4类：建立保持时间典型的时序模型如下图所示，一个完整的时序路径包括源时钟路径、数据路径和目的时钟路径，也可以表示为触发器+组合逻辑+触发器的模型。Tclk ≥ Tco + Tlogic + Trouting + Tsetup - Tskew其中，Tco为发端寄存器时钟到输出时间；Tlogic为组合逻辑延迟；Trouting为两级寄存器之间的布线延迟；Tsetup为收端寄存器建立时间；Tskew为两级寄存器的时钟歪斜，其值等于时钟同边沿到达两个寄存器时钟端口的时间差；T
2020-09-17 13:06:39
3944
原创 IIC协议VerilogHDL 代码
//////////////////////////////////////////////////////////////////////////////////// Module Name: IIC_CORE 模块 AT24C256,SCL为高电平期间锁存数据，所以主器件输出到ATC（写）时，要在SCL为低电平的//时候给SDA赋值，而从EEPROM读数据时，只要在SCL为高电平时...
2020-03-24 12:32:01
2900
3
原创 SPI通信协议
1、什么是SPI？SPI是串行外设接口(Serial Peripheral Interface)的缩写。是 Motorola 公司推出的一种同步串行接口技术，是一种高速的，全双工，同步的通信总线。一般传输字节是从高到低的顺序2、SPI优点支持全双工通信通信简单数据传输速率块3、缺点没有指定的流控制，没有应答机制确认是否接收到数据，所以跟IIC总线协议比较在数据可靠性上有一定的缺陷...
2020-03-24 10:43:23
481
原创 UART_CORE
UART_RX_CORE//////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////// Module Name: UART_...
2020-03-24 09:45:58
208
原创 IP Header Checksum
IP首部校验和的计算IP首部校验和的计算主要是两步：按位异或和取反。对于发送方计算检验和：初始计算校验和字段时该字段全部用0填充；IP头部以16位为一个单位，逐个模2加（相当于异或）；得到的结果取反，作为校验和放入校验和字段；对于接收方验证检验和：4. 对于接收的IP报文头部以16位为单位逐个求和；5. 若结果为全1，则校验正确，否则出错丢弃；原理是 A异或~A=全1...
2020-03-16 13:42:34
128
原创 串口Uart code
串口接收模块代码module UART_RX_CORE( input clk, //主时钟 input rst_n, //复位信号，低电平时有效，系统不工作 input rx_pin_in, //读输入信号 input rx_en, //读模块使能信号，为1时，读模块工作 output reg rx_done, //帧数据结束信号，为1时表...
2019-08-12 16:54:46
363
原创 数电_逻辑门之逻辑电平
数字电子技术中，有三极管逻辑系列电平和CMOS逻辑系列电平。CMOS逻辑电平从逻辑电路系列的发展历史来看，主要在提升速度、降低功耗、增强负载能力、提高抗干扰能力等方面进行了相应的优化。在讲述这些逻辑系列电路的结构之前，我们首先了解一下噪声容限（Noise Margin），它是指前级输出为最坏情况下，为保证后一级正常工作，所允许的最大噪声幅度，简单的说，就是前级输出的电平能让后级输入正常识别的最坏...
2019-07-21 17:12:18
3538
原创 基于FPGA的除法器设计
用FPGA写代码时候，尽量不用“/”，因为其占用大量逻辑资源。所以有必要来设计一款除法器，使其不占用那么多逻辑资源，并且所用时钟数能够满足约束要求。（减弱空间复杂度、增加时间复杂度，并且满足时间约束）。计算机内部乘除法原理众所周知，计算机所能完成的基本元操作是：+（-），左移，右移等指令。乘法实现计算机中用二进制进行计数，例如8(D) = 1000(B)。任何一个数均可以表示为下式：所...
2019-07-15 16:50:52
6553
转载 Q格式数据运算原理
Q格式数据运算原理https://wenku.baidu.com/view/4c15504733687e21af45a95e.html
2019-05-14 15:07:35
1989
原创 FPGA-存储IP核FIFO、单口RAM、双口RAM概述
非原创，参考了IC小鸽*、bleauchat等俩位博主。*一、FIFO与RAM区别：FIFO：先入先出，顺序存储。RAM：数据的读写顺序由用户代码决定，可以从任意写（读）地址开始进行写入（读取）数据。二、FIFO与RAM联系：规模较大的FIFO一般都是用RAM实现的（规模特别小的FIFO才会使用寄存器实现）。如图所示，双端口RAM作为存储模块，加上外部逻辑结构组成了一个异步FIFO。...
2019-03-26 22:39:44
6587
1
state_machine
2020-12-04
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人