weixin_42522386的博客

在搭建完Block Design以及硬件代码后，生成bit；bit文件生成成功后，点击Export Hardware，导出xsa文件：（xsa做连接使用）勾选 include bitstream有了xsa文件，就可以启动Vitis 了。选择工作目录选择使用xsa后，选择XSA路径即可。完成后bulid project！！！再建立一个APP project工程，用于代码书写。写完后bulid project！！！开始固化固化需要两步。第一步是在Program FPGA对话框里面，

工程创建可以按照hello world的步骤一步一步建立，也可以直接将工程全部拷贝过来。方法上篇已有步骤，此次直接拷贝。IP核添加此次工程用到了字节的两个IP核，math_ip和GPIO_LITE_ML_1.0，其中math就是一个普通加法器，可直接用vivado自带的加法器，一样的用法，GPIO是输出流水灯控制的核。将这两个文件夹拷入新建的工程下,然后在setting中，IP目录下的Repository中将拷贝过来的IP核添加进去。随后就打开block design，将math_ip_v1_0添

新建工程版本：vivado 2018.1ZYNQ板子使用米联客ZYNQ7020正常创建工程，无需添加设计文件。型号选择：xc7z020clg400-2创建block1.creat block design（IP INTEGRATOR下），2.添加IP，添加一个ZYNQIP3.配置ZYNQ此工程中，使用到SD0，UART1.打开即可，CD管脚在此块板中是47，其他板参考原理图。BANK 0 I/O Voltage 选择3.3VBANK 1 I/O Voltage 选择1.8V