FPGA
zwh搁浅
这个作者很懒,什么都没留下…
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Verilog HDL语言基础
基本模型结构module module_name(port_list); (端口声明) (数据类型声明) (电路功能) (时序规范)endmodule注意:关键字为小写分号是声明结束符单行注释://多行注释:/* */时序规范用于仿真端口类型input——输入端口output——输出端口inout——双向端口数据类型1.Net数据类型——表...原创 2019-09-23 19:15:16 · 1481 阅读 · 1 评论 -
基于FPGA的VGA显示实验
VGA驱动原理信号线定义HS行同步信号(3.3V 电平)VS场同步信号(3.3V 电平)R红基色 (0~0.714V 模拟信号)G绿基色 (0~0.714V 模拟信号)B蓝基色 (0~0.714V 模拟信号)显示扫描轨迹每扫描完一行,重新开始下一行;每扫描完一场,重新开始下一场;直到像素点扫描完成。行场扫描场扫描时序分析a...原创 2019-10-06 15:11:09 · 2907 阅读 · 4 评论