课程推荐|芯动力-硬件加速设计方法

本文主要推介西南交通大学邸志雄老师的开放课程。

“芯动力-硬件加速设计方法”MOOC课程第三轮将于9月1日开课!

“芯动力——硬件加速设计方法”是目前MOOC课程中少有的几门讲授工业界主流ASIC、SOC设计技术的课程,于2019年12月在“中国大学MOOC”平台上线,迄今已经完成了两轮授课,共计3600多人。课程两轮好评度为4.9星。

第三轮课程,即将于9月1日开课,欢迎对数字芯片设计与FPGA设计技术感兴趣的同学选课!

本课程被无良人士搬运到闲鱼售卖。再次重申,中国大学MOOC,免费学习!

选课网址(也可扫码进入):https://www.icourse163.org/course/SWJTU-1207492806

一、课程在过去的两轮授课中,取得了哪些成绩和评价?

  1. 本课程在2019年Xilinx全球开发者大会(XDF)亚洲站的“Xilinx Industry-Academia Collaboration Ecosystem” Session中入选Xilinx PYNQ开源框架课程体系(全国共入选12门课程)。

  2. 本课程得到2020年“第四届全国大学生集成电路创新创业大赛”大赛官方公众号“智前沿”的宣传和推荐。

  3. 本课程得到“Xilinx官方技术社区”支持,“Xilinx技术社区”也对本课程进行了宣传和推荐。

  4. 本课程得到了南京集成电路产业服务中心、Arm中国“极术社区”、行业知名自媒体“矽说”、“图灵教育(人民邮电出版社)”、“网络交换FPGA”等的认可和推荐。

  5. 本课程被青岛科技大学、西安邮电大学、西安电子科技大学、哈尔滨工业大学(威海分校)等引用或复制。

第二轮课程也得到了Xilinx大学计划的支持,本轮成绩最高的同学获得了由Xilinx赠送的PYNQ Z2开发板一块(价值980元)。本轮慕课成绩最高者是一名位刚本科毕业一年、从事集成电路测试工作的女工程师。在工作之余,还能够按时学习并完成课后作业,所有作业与测试、以及考试几乎都是满分,在校学生也很难做到这个程度,可能是工作之后更珍惜学习的机会。

二、课程主要内容

三、课程相关PPT下载

可以访问教师个人主页,下载课程所有PPT以及相关的其他资料(建议复制网址到新窗口再打开):

(推荐国外访问)https://customizablecomputinglab.github.io/

(推荐国内访问)https://customizablecomputinglab.gitee.io/share/

主页可以下载数字芯片前后端校招笔试题。

四、课程需要哪些前序知识?后续该如何进一步学习?

前序知识准备:具备数电、FPGA入门知识的初学者,也适合FPGA进阶学习;如果学过数字集成电路设计基础,则更好。

后续进一步学习提升:

  • 同学们可以自行搜集网上各个公司的笔试题来实践。

  • 如果想跟实际芯片设计工程结合,还需进一步自学逻辑综合(如Synopsys DesignCompiler)、和静态时序分析工具(如Synopsys PrimeTime)的使用方法与流程。

  • 本课程也适用于FPGA进阶,可以通过实际项目提升和锤炼FPGA设计能力。本课程第六章使用了我们在2018年全国大学生集成电路创新创业大赛中的一个一等奖作品作为课程的应用案例,如果有同学手里有Xilinx PYNQ Z2,则可复现该作品。

如果对静态时序分析有更深入的学习需求,可进一步学习我在“IC创新学院”的课程《数字集成电路静态时序分析基础》。目前《数字集成电路静态时序分析基础》所有章节均已更新完毕,非常适合校招季对ASIC前端、ASIC后端、FPGA开发岗位感兴趣的同学,选课人数在“IC创新学院”平台上持续排名第一,广受学生欢迎。网站帐号注册和课程学习都是免费的。

课程网址https://www.iccollege.cn/portal/courseDetail/193.mooc

欢迎同学们通过本门课程理解并掌握数字芯片或者FPGA前端设计基础知识,最终通过本课程的理论知识和实践案例,能够在PYNQ Z2复现2018年全国大学生集成电路创新创业一等奖作品“基于Xilinx PYNQ FPGA的Softmax函数硬件加速设计”的作品。

祝学习顺利!


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FPGA PLL的升频范围取决于特定的FPGA芯片和PLL模块。一般来说,FPGA芯片内部的PLL模块可以将输入时钟信号的频率提高数倍。具体的升频范围取决于PLL的设计和配置参数,例如VCO(Voltage Controlled Oscillator)的范围和分频器的设置。一些FPGA芯片的PLL模块可以将输入时钟信号的频率提高至几百兆赫兹甚至数千兆赫兹。但需要注意的是,升频范围也受到FPGA芯片自身的限制和工艺的限制。因此,最好查阅相关的FPGA芯片手册或文档,以了解具体的PLL升频范围。<span class="em">1</span><span class="em">2</span><span class="em">3</span> #### 引用[.reference_title] - *1* *2* [FPGA之道(47)时钟及时钟域](https://blog.csdn.net/Reborn_Lee/article/details/104346278)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_2"}}] [.reference_item style="max-width: 50%"] - *3* [动力——硬件加速设计方法学习笔记(第三章)时钟、时钟切换电路、同步/异步电路、亚稳态、异步复位同步...](https://blog.csdn.net/qq_42135020/article/details/127825909)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_2"}}] [.reference_item style="max-width: 50%"] [ .reference_list ]

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