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Verilog和vhdl混合调用测试心得
初学FPGA，记录一些个人的探索历程和心得。本文的初衷是为了验证VHDL和Verilog文件互相调用功能。以一个简单的二选一选择器为例，分别用两种方法实现功能。
一、 用Verilog文件调用VHDL
以Verilog文件为顶层文件，调用VHDL模块，testbench为Verilog文件。
1、新建project
2、编写.vhd文件，FPGA_VHDL.vhd，文件名与模块名称一致；
3、编写FPGA_Verilog.v文件，文件名与模块名称一致，且设为top文件。
4、编写testbench文件