ADC采样非理想因素（一）

ADC 采样开关有几种非理想采样因素：1）采样的有限带宽 2）采样的时候时钟会有抖动3）开关会有沟道注入和时钟馈通。4）会有采样噪声

采样时候时钟抖动包含时钟自身的抖动和孔径抖动。已经在《时钟抖动对SAR ADC 性能的影响》里有过描述。

这里先讲一下有限带宽对采样性能的影响。

SW 表示理想开关，R 表示开关导通电阻，C 表示采样电容，CLK 表示该开关的控制信号。

ADC转换，首先需要把信号采样下来，当采样后的输出信号必须要满足一定的精度，如ADC要达到12bit，那采样后的信号精度必须达到12bit以上，如果达不到，后面是理想的12bit ADC，整体性能也达不到12bit。但是采样电路有很多非理想因素，可能导致达不到12bit。所以我们需要仔细分析这些非理想因素，并加以规避这些bit损失。

首先是采样电路在采样的时候不能很好的跟随输入的信号的。因为采样电路的带宽不是无限大的，是有一定带宽的，采样电路像一个低通滤波器。所以不是所有信号频率均能通过。

先考虑采样固定信号

当开关打开一瞬间，Vin给Vout充电，Vout慢慢变成Vin，是个阶跃响应的过程。时间常数 τ=RC。当clk电压从高到低关断时，信号就维持住，输出与输入间的关系定格，并表示为：

为了达到量化精度，减小误差，需要满足Vin-Vout<1LSB,LSB=Vfs/(2^B).Vfs为信号满摆幅，B是bit位数。t是采样周期的一半。
另外，我们假定N为t和时间常数的比值，那么根据计算可以得到如下表格：

如要设计10bit时，则从表格中可以查到N的取值，如果我们通过INL/DNL和噪声确定了C，就可以求出需要的导通开关电阻值。

再考虑采样是正弦信号

前面可以得到只要N比例越大，采样误差就越小。现在是连续的正弦波，可以直觉的感觉到，只要正弦波频率越低，则同样的采样误差，需要的N 的值越小。设正弦波频率为fin，那么fin/fs比例越小，则同样的采样时间下，采样误差就越小。

上面是定性的分析，现在来定量一下。假设输入信号Vin如下式，且输出Vout初始值为0：

则Vout的采样输出表达式为：

在t=Ts/2,Vout包括两部分：称指数衰减的inintial transient 部分，由于N=Ts/2/(RC)远大于1，这部分可忽略，Steady-State响应部分是Vout的主要建立误差，其表达式为：

所以对于高频连续时间信号，对建立时间的要求更高，如对于10bit的建立精度，fin=fs/2时，建立误差大约~2%。

我们通常通过送入一个Vin 正弦波，然后通过采样电路后得到采样输出波形，通过FFT分析查看采样电路是否满足采样精度的要求。