Verilog重点

1.类型,在module声明中会用到input,output类型，常见的还有wire,reg(寄存器类型，要用非阻塞赋值),integer,parameter(常数类型，状态机常用)。
2.在assign语句中用阻塞赋值(a=b)，在always中用非阻塞赋值(a<=b)。
3.注意在module中,各always,assign块是并行执行的，即同时执行，这点与c,py等高级程序语言设计不同。
4.Verilog为类C语言，很多语法与C类型，注释方法与C相同(// /* */)，Verilog中的begin end就相当于C中的大括号{ }，同样的在if，for等块中如果后面只有一句，begin,end可以不要，如果有多句则必须加begin end。
5.module相当于c语言中的函数，在一个module中可以调用另一个module，即相当于C语言子函数的调用。
6.在module的调用中用的是例化的方法，有同名例化和异名例化两种，异名例化用的多。
7.Verilog的if语句块要写全，不要只写if不写else，这样容易产生闩锁。
8.Verilog是硬件模拟语言，与数电联系密切。