Verilog重点
1.类型,在module声明中会用到input,output类型,常见的还有wire,reg(寄存器类型,要用非阻塞赋值),integer,parameter(常数类型,状态机常用)。2.在assign语句中用阻塞赋值(a=b),在always中用非阻塞赋值(a<=b)。3.注意在module中,各always,assign块是并行执行的,即同时执行,这点与c,py等高级程序语言设计不同。4.Verilog为类C语言,很多语法与C类型,注释方法与C相同(// /* */),Verilog中的