Tsetup和Thold的经典问题 & max fanout的解决办法

Tsetup和Thold的经典问题

有个著名的笔试题,这样说道：时钟周期为T,触发器D1的建立时间最大为T1max，最小为T1min，该触发器的数据输出延时为Tco。组合逻辑电路最大延迟为T2max,最小为T2min。假设D1在前，D2去采样D1的数据（实际就是对图2的文字描述），问，触发器D2的建立时间T3和保持时间应满足什么条件。这里给出一个简易公式供大家死记一下，

以下两个公式确定了D2的Tsetup和Thold：下面两个公式可以在我的这篇博客中找到更详细的答案。
https://blog.csdn.net/weixin_43343190/article/details/82960601
1、D1的Tco+ max数据链路延时+ D2的Tsetup< T（即T3 < T - Tco - T2max）
2、D1的Tco+ min数据链路延时> D2的Thold（即T4< Tco+ T2min）

其实上面的式2可以从T3+T4=T推出，不过要注意把1)中的T2max改为T2min即可。

总之，建立时间长了，保持时间就短了。

实际中，某条数据链路延时是一个定值，只不过要求它落在区间{T2min，T2max}。这也是T2min和T2max的实际意义。

看完上述，应该可以回答以下问题了：
1、为什么仿真时，更看重MAX，较轻看重MIN？
答：根据上述最后的两个公式，逻辑路径的MAX和setup有关，有可能不满足要求，需要仿真验证；而MIN和hold有关，hold的公式易满足。

2、 为什么仿真时，更看重setup，较轻看重hold？
答：原理同上。

3、 逻辑路径延时的范围要求，怎么计算？
答：根据上述的最后两个公式，可以计算。

4、 异步不好，时序方面的原因？
答：异步导致时钟的不稳定，会产生Tpd，上述的两个公式加入Tpd后会有影响，尤其是hold

5、 setup，hold不满足要求时怎么办？
答：根据公式，hold不满足要求时，增加逻辑路径延时，即加buffer。
Setup不满足要求时，优化路径，减小延时。

扇入和扇出，延时，解决办法

max fanout(最大扇出)主要指的是定义该信号最多驱动多少个信号，max fanin 是指连接到该门输入的数目；扇出越大，延迟越大，解决方法：电路复制。
例子：
如果一个扇出大于1的组合逻辑不能在CLB内部实现，这时需要对组合逻辑进行复制。下面给出组合逻辑复制的例子。

修改为：