zuokai的博客

2019届秋招，2018年10月16日，坐标杭州香格里拉饭店西楼小礼堂。距离拿到offer已半月有余，闲来无事，回忆一下去面杭研海思数字芯片的经过，顺便给后来者提供借鉴，希望你们能从我的经历中得到些许启发。其实网上也有几篇不错的关于华为数字芯片的经验可以供大家参考，硬件技术工程师的相关经验在面试准备阶段同样可以借鉴。为了方便大家，我直接把这些链接都贴出来了，囊括了网上所有关于华为数字芯片的经验...

1、三极管作开关时工作在什么区域（）A.饱和、放大 B.击穿、截止 C.放大、击穿 D.饱和、截止解析：一共有放大区，饱和区 ，截止区三个区工作在开关状态时是截止和饱和（饱和区-开关接通，截止区-开关断开）作为放大器用时工作在放大区2、总线中的串行总线有（）A.SPI B.UART C.SDIO D.IIS解析：可自行百度3、进程中的信号赋值语句，其信号更新...

转自微博：https://blog.csdn.net/kekechunmi/article/details/79571988我做FPGA开发9年多了，算是一个大龄工程师了。期间接触过一些项目管理和技术支持之类的工作，不知道为什么，脱离研发做这些工作我总觉得不踏实，也许天生就适合死磕技术。就是不知道继续这么死磕下去会怎么样，曾经也很迷茫，生怕随着年龄的增长，精力比不上年轻人，加班熬夜啥的心有余而力...

Tsetup和Thold的经典问题有个著名的笔试题,这样说道：时钟周期为T,触发器D1的建立时间最大为T1max，最小为T1min，该触发器的数据输出延时为Tco。组合逻辑电路最大延迟为T2max,最小为T2min。假设D1在前，D2去采样D1的数据（实际就是对图2的文字描述），问，触发器D2的建立时间T3和保持时间应满足什么条件。这里给出一个简易公式供大家死记一下，以下两个公式确定了D2的T...

秋招几次笔试都遇到了关于FIFO深度的计算（DJ，ZTE，大华），特此总结一下：其实很惭愧，在这之前用FIFO都是直接用IP，因为应用场景很简单，因此FIFO深度的选择也比较随意，并没想很多。今天在网上看到一个异步FIFO深度计算的题目，发现对于这块并不熟悉，因此注意了下，下面写写自己的一些理解吧。提前说明下，因为我实际中并没有碰到需要去计算FIFO深度的场景，因此可能有些理解是错误的，希望各位...

转载 原文链接：https://www.cnblogs.com/BruceLone/p/5366216.html1、速度和面积互换原则。以面积换速度可以实现很高的数据吞吐率，其实串/并转换、就是一种以面积换速度的思想。2、乒乓操作乒乓操作的处理流程为：输入数据流通过“输入数据选择单元”将数据流等时分配到两个数据缓冲区，通过“输入数据选择单元”和“输出数据选择单元”按节拍、相互配合的切换，将经...

1、什么是Setup 和Holdup时间？答：Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time。如不满足setup time，这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器...

写在最前面：2019届秋招进行中。。。希望能拿到自己满意的offer。。。杨超越附体（手动狗头）。。。网上搜了一下，结合自己总结的。首先介绍一下基本的原理。脉冲边沿的特性：两侧电平发生了变化思路：设计两个或多个一位的寄存器，用来接收被检测的信号，系统时钟来一次记一次输入信号，如果用了两个寄存器直接异或就可以了。module edge_detect(input clk, ...

IC的设计过程可分为两个部分，分别为：前端设计（也称逻辑设计）和后端设计（也称物理设计），这两个部分并没有统一严格的界限，凡涉及到与工艺有关的设计可称为后端设计。前端设计的主要流程：1、规格制定芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。2、详细设计Fabless根据客户提出的规格要求...

一、状态机总结状态机分为两种一种称为Mealy状态机，它的时序逻辑输出不但取决于状态还取决于输入；另外一种称为Moore状态机，它的输出只取决于当前的状态。实际的设计工作中大部分都是Mealy状态机。有限状态机设计一般步骤：1、逻辑抽象，得出状态转换图；2、状态化简；3、状态分配；4、选定触发器的类型并求出状态方程、驱动方程和输出方程；5、按照方程得出逻辑图。1、“111”序列检测器（米...

1、偶数分频偶数倍分频相对简单，可以通过计数器对预分频的脉冲沿计数实现，如果要进行N倍（N为整数）偶数分频，可由预分频的时钟触发计数器计数，当计数器从0计数到N/2—1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数，以此循环下去。分频的主体程序如下：module freq_div_even(clk_in,reset,clk_out); input clk_...

任何学FPGA的人都跑不掉的一个问题就是进行静态时序分析。静态时序分析的公式，老实说很晦涩，而且总能看到不同的版本，内容又不那么一致，为了彻底解决这个问题，我研究了一天，终于找到了一种很简单的解读办法，可以看透它的本质，而且不需要再记复杂的公式了。我们的分析从下图开始，下图是常用的静态分析结构图，一开始看不懂公式不要紧，因为我会在后面给以非常简单的解释：这两个公式是一个非常全面的，准确的关于...

DLL和PLL是两个完全不同的东西，用在不同的地方。DLL-Delay locked loop用在数字电路中，用来自动调节一路信号的延时，使两路信号的相位一致（边沿对齐）， 在需要某些数字信号（比如data bus上的信号）与系统时钟同步的情况下， DLL将两路clock的边沿对齐（实际上是使被调节的clock滞后系统clock 整数个周期），用被调节的clock做控制信号，就可以产生与系统时钟...

跨时钟域处理是FPGA设计中经常遇到的问题，而如何处理好跨时钟域间的数据，可以说是每个FPGA初学者的必修课。如果是还是在校的学生，跨时钟域处理也是面试中经常常被问到的一个问题。在本篇文章中，主要介绍3种跨时钟域处理的方法，这3种方法可以说是FPGA界最常用也最实用的方法，这三种方法包含了单bit和多bit数据的跨时钟域处理，学会这3招之后，对于FPGA相关的跨时钟域数据处理便可以手到擒来。本...

Fanout，即扇出，指模块直接调用的下级模块的个数，如果这个数值过大的话，在FPGA直接表现为net delay较大，不利于时序收敛。因此，在写代码时应尽量避免高扇出的情况。但是，在某些特殊情况下，受到整体结构设计的需要或者无法修改代码的限制，则需要通过其它优化手段解决高扇出带来的问题。以下就介绍三个这样的方法： 如图1所示为转置型FIR滤波器中的关键路径时序报告，在DSP in...

第一步：画出原理图第二步，将画出的原理图利用硬件语言实现module fsm_cola_ctrl(input wire sclk,input wire rst_n,input wire [1:0]pi_money,output reg po_cola,output reg po_money);reg [4:0] state;parameter IDLE =...