如何去除仿真窗口的信号名前缀/来源模块？（仿真工具使用技巧）【Modesim/Questasim】

已于 2022-05-21 18:03:30 修改
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分类专栏： # Modesim/Questasim 文章标签： fpga开发 verilog 芯片 fpga 硬件架构
于 2022-05-18 19:49:21 首次发布
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如何去除Modesim/Questasim的信号名前缀/来源模块

一、写在前面

Modesim/Questasim是Mentor公司用来仿真VHDL/Verilog/Systemverilog的EDA工具，因其可以运行在Windows系统下，同时与各类FPGA的开发平台有较好的适配，所以是很多数字IC或FPGA初学者第一次接触到的仿真工具，但是简体中文互联网上对Modesim/Questasim的使用技巧的归类与整理不够详细，也不够准确，因此创作本前缀为【Modesim/Questasim】的系列文章，对此工具的使用技巧进行整理与归纳总结。

当然modesim/Questasim更多的是提供给FPGA/数字IC领域初学者的仿真工具，对于IC设计来说，真正工作环境使用到的更多的是VCS，也希望有志于从事数字IC领域工作的人员尽早地将环境转移到linux下的VCS上去进行熟悉

二、如何去除Modesim的信号名前缀

2.1 默认仿真会显示该信号的来源模块

电脑屏幕较小时，每次都需要手动调整仿真信号窗口才可以看到具体的端口名称，影响仿真效率
在这里插入图片描述

2.2 依次选择wave——wave preference

在这里插入图片描述

2.3 Display Signal Path设置为1

在这里插入图片描述

2.4 波形串口仅显示本级端口名

在这里插入图片描述

三、其他Modesim/Questasim使用技巧

如何在仿真窗口查看信号频率
如何设置“tab”键缩进数量
如何去除仿真时的信号前缀
如何设置一个清爽的仿真窗口
如何使用delta cycle来观察相同边沿的先后顺序
如何使用Modesim查看状态机状态跳转
如何用命令行的形式进行仿真及do脚本的使用

张江打工人
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