【数字设计】哲库科技_2023届_笔试面试题目分享

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【数字IC精品文章收录】学习路线·基础知识·总线·脚本语言·芯片求职·EDA工具·低功耗设计Verilog·STA·设计·验证·FPGA·架构·AMBA·书籍

一、投稿方式

因为作者不是今年的应届生，因此本专栏（数字IC笔试面试专栏）的建设需要粉丝朋友们共同进行，现开放邮箱笔试面经投稿地址如下E210064@e.ntu.edu.sg，欢迎读者朋友们进行投稿，参与的朋友有机会获得数字IC相关纸质书籍，先到先得哦！

二、一面

1.介绍实习所做的工作，介绍有成就的点
2.IC设计流程，从前端到后端

1. 确定芯片的具体指标：
2. 系统级设计
3. RTL 寄存器传输级设计
4. 功能验证
5. 逻辑综合
6. 形式验证（静态验证）
7. STA静态时序分析
8. DFT可测性设计
9. 布局布线
10. 寄生参数提取
11. 静态时序分析（STA）
12. 版图物理验证
13. 生成GDSII文件，Tap_off 流片

3.问项目经历
4.异步FIFO怎么设计的
5.异步FIFO的io口都有什么

异步 FIFO 的输入输出（IO）口通常包括以下几种信号：

输入（Input）：

1. 数据输入（Data Input）：用于从外部写入数据到 FIFO 中的数据输入端口。
2. 写使能（Write Enable）：写使能信号，指示是否允许写入数据。
3. 时钟（Write Clock）：写操作的时钟信号，用于控制数据的写入时序。
4. 复位（Reset）：复位信号，用于复位 FIFO 的状态和寄存器。
5. 可写入标志（Writable Flag）：指示 FIFO 是否可以写入数据的标志，用于流量控制。

输出（Output）：

1. 数据输出（Data Output）：用于从 FIFO 中读取数据到外部的数据输出端口。
2. 读使能（Read Enable）：读使能信号，指示是否允许读取数据。
3. 时钟（Read Clock）：读操作的时钟信号，用于控制数据的读取时序。
4. 空标志（Empty Flag）：指示 FIFO 是否为空的标志，用于流量控制和判断是否还可以继续读取数据。
5. 满标志（Full Flag）：指示 FIFO 是否已满的标志，用于流量控制和判断是否还可以继续写入数据。

以上是异步 FIFO 常见的输入输出信号，具体的设计可能会因应用场景和具体的实现而有所不同。异步 FIFO 的设计需要考虑时钟域之间的数据传输和时序问题，确保数据的正确性和稳定性。

6.异步FIFO空满信号怎么产生，怎么同步过去的

空信号（Empty Flag）的产生：
当 FIFO 写指针等于读指针时，表示 FIFO 为空。可以通过比较写指针和读指针的值来判断是否为空。
满信号的产生：
当FIFO的写指针绕了一圈重新追上读指针的时候，说明其为满
同步方式
格雷码的转换和两级同步

7.用memory实现的还是寄存器实现的FIFO

FIFO相关可以参考这篇文章：数字IC手撕代码同步FIFO

8.CPU五级流水发生数据冲突怎么办

当 CPU 发生数据冲突时，即前一条指令的执行结果对后续指令造成影响，会导致错误的结果。为了解决数据冲突，CPU 可以采取以下几种方法：

1. 数据前推（Data Forwarding）：

• 在执行阶段得到的结果直接转发给后续阶段需要使用该数据的部件。
• 通过数据前推，可以避免数据冲突，使得后续指令能够正确地读取执行阶段的结果，不需要等待写回阶段。

2. 数据旁路（Data Bypassing）：

• 类似于数据前推，但是数据旁路可以在更早的阶段将数据传递给需要使用的部件，避免数据冲突。
• 数据旁路通常用于处理更复杂的数据冲突情况，如多级数据冲突。

3. 暂停流水线（Stalling）：

• 当发生数据冲突时，暂停流水线，等待数据可用后再继续执行。
• 在暂停流水线期间，不进行任何指令的取指、译码和执行，直到数据准备好为止。

以上方法可以单独或结合使用，具体的处理方式取决于 CPU 设计的复杂度和性能要求。通过适当的数据前推、数据旁路和暂停流水线，可以有效地解决数据冲突，保证 CPU 的正确执行和性能优化。

三、二面

1.介绍项目
2.介绍实习收获
3.聊人生

四、Hr面

1.有什么契机选择了这个职业吗
2.怎么看待选择和投机之间的关系
3.如果工作的时候和你想象的不一样会怎么办
4.实习和在学校有什么区别
5.三个词评价自己
6.如果有突发事情打断计划怎么处理
7.有一些很执着坚持的事情吗
8.在意公司的什么方面