【数字设计】经纬恒润_2023届_笔试面试题目分享

芯片设计验证社区·芯片爱好者聚集地·硬件相关讨论社区·数字verifier星球
四社区联合力荐！近500篇数字IC精品文章收录！
【数字IC精品文章收录】学习路线·基础知识·总线·脚本语言·芯片求职·EDA工具·低功耗设计Verilog·STA·设计·验证·FPGA·架构·AMBA·书籍

一、投稿方式

因为作者不是今年的应届生，因此本专栏（数字IC笔试面试专栏）的建设需要粉丝朋友们共同进行，现开放邮箱笔试面经投稿地址如下E210064@e.ntu.edu.sg，欢迎读者朋友们进行投稿，参与的朋友有机会获得数字IC相关纸质书籍，先到先得哦！

二、一面

平时学习途径有哪些
实习的收获有什么
UART SPI I2C通信协议特点介绍一下

UART协议
【数字IC】深入浅出理解UART
【数字IC】从零开始的Verilog UART设计
SPI协议
【数字IC】深入浅出理解SPI协议
【数字IC】从零开始的Verilog SPI设计
I2C协议
【数字IC】深入浅出理解I2C协议

AXI协议介绍一下

AXI协议
【AXI】解读AXI协议双向握手机制的原理
【AXI】解读AXI协议中的burst突发传输机制
【AXI】解读AXI协议事务属性(Transaction Attributes)
【AXI】解读AXI协议乱序机制
【AXI】解读AXI协议原子化访问
【AXI】解读AXI协议的额外信号
【AXI】解读AXI协议的低功耗设计
【数字IC】深入浅出理解AXI协议

Fpga里锁相环是干什么的

锁相环（Phase-Locked Loop，PLL）是一种重要的时钟管理电路，在 FPGA 中广泛应用。它用于生成稳定的、高精度的时钟信号，可以将输入的时钟信号锁定到特定频率，并产生相位和频率与输入时钟信号相锁定的输出时钟信号。PLL 在 FPGA 中常用于时钟频率转换、时钟倍频、时钟分频、时钟同步等应用，使得 FPGA 设备能够更好地适应各种不同的时钟要求

代码综合是什么

代码综合是 FPGA 设计流程中的一个重要步骤，它将高级的硬件描述语言（如 Verilog 或 VHDL）代码转换为 FPGA 可以实现的逻辑网表（Logic Netlist）。综合过程将硬件描述语言中的逻辑结构、时序约束和优化指令等转换为 FPGA 设备支持的硬件资源和连接。

怎么验证写的程序对不对
用什么软件敲代码

gvim

三、二面

做了个PPT介绍项目
有啥兴趣爱好
拿过什么奖学金
哪些方面能体现出工程师的优势
印象深刻的困难怎么解决的
本人的优势是什么