【数字设计】博通集成_2023届_笔试面试题目分享

芯片设计验证社区·芯片爱好者聚集地·硬件相关讨论社区·数字verifier星球
四社区联合力荐！近500篇数字IC精品文章收录！
【数字IC精品文章收录】学习路线·基础知识·总线·脚本语言·芯片求职·EDA工具·低功耗设计Verilog·STA·设计·验证·FPGA·架构·AMBA·书籍

一、投稿方式

因为作者不是今年的应届生，因此本专栏（数字IC笔试面试专栏）的建设需要粉丝朋友们共同进行，现开放邮箱笔试面经投稿地址如下E210064@e.ntu.edu.sg，欢迎读者朋友们进行投稿，参与的朋友有机会获得数字IC相关纸质书籍，先到先得哦！

二、一面

1.介绍实习所做的工作
2.项目相关的内容
3.对FPGA有什么了解
4.Cpu怎么从单周期变成多周期的

将 CPU 从单周期变成多周期需要对其硬件结构进行修改和优化，主要包括以下步骤

1. 划分时钟周期：将单周期 CPU 的执行阶段划分为多个时钟周期。每个阶段用一个时钟周期来完成。
2. 状态机设计：引入状态机来管理不同阶段的控制信号和状态转换。状态机根据当前状态和指令类型来生成相应的控制信号。
3. 增加寄存器：为了在不同的阶段之间传递数据和控制信号，可能需要增加一些寄存器或者锁存器。
4. 优化硬件资源：根据指令的复杂度和需要的周期数，对硬件资源进行优化。有些指令可能需要更多的周期来完成，而有些指令可能可以在一个周期内完成。
5. 控制信号生成：根据指令的类型和当前状态，生成相应的控制信号，用于控制不同阶段的执行和数据传输。
6. 时序设计：由于引入了多个时钟周期，需要仔细考虑时钟和时序设计，确保时序正确性和稳定性。
7. 验证和测试：进行详细的验证和测试，确保多周期 CPU 的功能和性能达到预期。

总结：将 CPU 从单周期变成多周期是一个逐步优化和拆分的过程。通过划分时钟周期、引入状态机和控制信号、优化硬件资源等方式，可以实现多周期 CPU，并适应不同指令的执行时间要求。这样可以提高硬件资源利用率和灵活性，满足不同应用场景下的性能需求。但同时也需要考虑复杂性和时序问题，需要仔细设计和验证。

5.多周期怎么划分

单周期、多周期和流水线处理器

6.有接触过验证吗
6.AHB有什么信号

AHB总线协议

三、二面

1.DFT是做什么事情的

DFT（Design for Testability）是一种设计方法，旨在增加集成电路（IC）的可测试性，使其在制造和测试阶段更容易进行功能验证和故障诊断。DFT 的目标是使 IC 设计具有以下特性：

• 规划测试点：在设计阶段添加合适的测试点，确保能覆盖到所有功能和逻辑。
• 简化测试逻辑：通过添加辅助逻辑和硬件，在测试过程中减少复杂性。
• 提高测试容错性：增加冗余逻辑和检查机制，提高测试的容错性，降低测试误判率。
• 减少测试时间：通过并行测试和优化测试序列，缩短测试时间，提高测试效率。

2.扫描链是什么

• 扫描链（Scan Chain）是一种在芯片测试中用于辅助测试和调试的技术。它是一种将芯片内部的存储元件连接成一个链式结构，从而可以通过扫描链接入测试模式。在测试时，可以将测试数据通过扫描链输入到芯片内部，或者读取芯片内部的状态信息，以验证电路功能或诊断故障。
• 扫描链通常在设计时引入，通过在寄存器或存储器元件之间添加专门的扫描输入和扫描输出来实现。扫描链可以帮助测试工程师进行逻辑验证和故障定位，因为它允许在测试过程中直接观察和控制芯片内部的状态。同时，扫描链也在制造测试中起到重要作用，用于检测生产中的硬件故障和缺陷。

3.同步异步FIFO的差别

同步 FIFO 适用于同一个时钟域内的数据传输，数据读写时钟信号相同，处理简单。异步 FIFO 适用于不同时钟域之间的数据传输，数据读写时钟信号不同，需要额外处理时序问题。选择哪种类型的 FIFO 取决于实际应用场景和时钟频率关系。

4.格雷码的目的

FIFO相关可以参考这篇文章：数字IC手撕代码同步FIFO