- 博客(83)
- 收藏
- 关注
RSS订阅原创 如何设置一个清爽的仿真窗口（仿真工具使用技巧）【Modesim/Questasim】
如何设置一个清爽的仿真窗口,默认的仿真窗口背景为黑色,依次选择Tools——Edit Preferences,在windows list中选择wave preference,以下的参数列表决定了仿真窗口的颜色,其他Modesim/Questasim使用技巧.
2022-05-19 08:43:43
1870
1
原创 如何去除仿真窗口的信号名前缀/来源模块？（仿真工具使用技巧）【Modesim/Questasim】
如何去除Modesim的信号名前缀，其他Modesim/Questasim使用技巧
2022-05-18 19:49:21
2588
2
原创 如何设置Tab键缩进数量？（仿真工具使用技巧）【Modesim/Questasim】
Tab键空格数量设置步骤，其他Modesim/Questasim使用技巧
2022-05-18 16:29:18
1955
2
原创 如何在仿真窗口查看信号频率？（仿真工具使用技巧）【Modesim/Questasim】
如何在仿真窗口查看信号频率？频率查看步骤。其他Modesim/Questasim使用技巧。
2022-05-18 13:59:30
4417
1
原创 【数字IC】从零开始的Verilog UART设计
从零开始的UART协议，波特率生成器，TX，RX，学习版UART与工业级UART的联系与区别，UART所需手撕代码的设计组件等
2022-05-17 15:48:58
17916
48
原创 玩转parameter与localparameter，这篇文章就够了【Verilog高级教程】
什么是parameter，声明parameter，如何修改parameter的值，defparam语句修改parameter值，例化端口时修改parameter的值，parameter与localparameter的区别。
2022-05-13 10:37:17
4019
原创 【数字IC】深入浅出理解UART协议
什么是UART？UART的帧格式，为什么UART的传输需要起始位？UART基本的数据形式，为什么UART的数据位可变？UART的波特率，什么是波特率，如何换算波特率，波特率和采样频率是一样的吗？UART协议中不同level工程师的不同考量，嵌入式开发人员，电路设计人员，IC设计人员，写在最后。...
2022-05-10 17:18:19
19827
10
原创 放学前的最后几分钟，看懂monitor系统函数【Verilog高级教程】
monitor系统函数是什么，monitor的使用方法，monitor，display，strobe的区别，monitor实例
2022-04-12 10:16:59
3750
1
原创 一把王者的时间，学会generate语句【Verilog高级教程】
generate的作用，generate的分类Generate的用法，Loop-generate案例，Conditional-genertate案例，if-generate案例，case-generate案例，generate可能出现的错误，genvar声明变量的重复使用，generate_instance的名称与其他声明冲突，generate练习与参考。......
2022-03-17 10:22:50
8837
原创 玩转UDP用户原语，这篇文章就够了【Verilog高级教程】
UDP用户原语（User-defined primitives）UDPs写在前面什么是UDP用户原语，组合逻辑UDP，时序逻辑UDP，UDP的初始化，UDP的符号表
2022-03-16 09:23:17
3451
原创 位宽计算的系统函数$clog2,这些是你需要知道的【Verilog高级教程】
如何使用$clog2进行位宽计算，什么是$clog2，$clog2的优势和案例，Xlinix老版本开发套件的错误，其他math functions往期【Verilog】高级教程文章。
2022-03-15 09:24:23
20705
5
原创 灭霸打个响指的功夫，看懂Verilog多维数组【Verilog高级教程】
Verilog,wire型reg型与其他类型的多维数组，数组赋值的要求，数组的引出。本专栏旨在学习并提供有关Verilog硬件描述语言中非基础性的高阶语法特性知识聚焦Verilog-2005，即“IEEE Std 1364™-2005”的有关内容......
2022-03-14 11:09:19
10044
7
原创 【数字IC手撕代码】Verilog伪随机数生成器|线性反馈移位寄存器|题目|原理|设计|仿真
数字IC手撕代码，Verilog伪随机数生成器，线性反馈移位寄存器，前言，题目，原理，设计，仿真，分析
2022-03-08 09:50:50
7030
3
原创 【数字IC手撕代码】Verilog同步FIFO|题目|原理|设计|仿真
【数字IC手撕代码】Verilog同步FIFO|题目|原理|设计|仿真
2022-02-21 23:44:17
8862
10
原创 【数字IC手撕代码】Verilog单bit跨时钟域快到慢，慢到快，(打两拍，边沿同步，脉冲同步)|题目|原理|设计|仿真
【数字IC手撕代码】Verilog单bit跨时钟域快到慢，慢到快，(打两拍，边沿同步，脉冲同步)|题目|原理|设计|仿真
2022-02-19 15:52:23
14722
14
原创 【数字IC手撕代码】Verilog 2^N的格雷码二进制转换|题目|原理|设计|仿真
【数字IC手撕代码】Verilog 2^N的格雷码二进制转换|题目|原理|设计|仿真
2022-02-18 10:46:10
4304
8
原创 【数字IC手撕代码】Verilog边沿检测电路(上升沿，下降沿，双边沿)|题目|原理|设计|仿真
【数字IC手撕代码】Verilog边沿检测电路(上升沿，下降沿，双边沿)|题目|原理|设计|仿真
2022-02-14 09:44:07
13307
8
原创 【数字IC手撕代码】Verilog异步复位同步释放|题目|原理|设计|仿真
【数字IC手撕代码】Verilog异步复位同步释放|题目|原理|设计|仿真
2022-02-13 16:13:13
6226
1
原创 【数字IC手撕代码】Verilog自动售卖饮料机|题目|原理|设计|仿真
【数字IC手撕代码】Verilog自动售卖饮料机|题目|原理|设计|仿真
2022-02-12 21:52:26
8583
13
原创 【数字IC手撕代码】Verilog模三检测器(判断输入序列能否被三整除)|题目|原理|设计|仿真
【数字IC手撕代码】Verilog模三检测器(判断输入序列能否被三整除)|题目|原理|设计|仿真
2022-02-11 11:32:42
8930
12
原创 【数字IC手撕代码】Verilog小数分频|题目|原理|设计|仿真
【数字IC手撕代码】Verilog小数分频|题目|原理|设计|仿真那么这个分频方法是唯一的吗？为了得到质量更好的分频时钟信号，我们还需要做出什么努力呢？怎么把这种设计抽象为硬件描述语言呢
2022-02-05 11:04:59
8568
10
原创 【数字IC手撕代码】Verilog偶数分频|题目|原理|设计|仿真（二分频，四分频，六分频，八分频，偶数分频及特殊占空比）
【数字IC手撕代码】偶数分频|题目|原理|RTL|Testbench|仿真波形（二分频，四分频，六分频，八分频，偶数分频及特殊占空比）
2022-02-01 12:19:09
7052
1
原创 【数字IC手撕代码】Verilog奇数分频|题目|原理|设计|仿真（三分频，五分频，奇数分频及特殊占空比）
奇数分频|题目|原理|RTL|Testbench|仿真波形（三分频，五分频，奇数分频及特殊占空比）奇数分频，偶数分频小数/分数分频，序列检测器/模三检测器，饮料机，异步复位，同步释放，边沿检测（上升沿，下降沿，双边沿），全加器与半加器，格雷码转二进制单bit跨时钟域（打两拍，边沿同步，脉冲同步），同步FIFO。...
2022-02-01 02:24:26
12497
4
原创 【Vim】IC芯片设计/验证工程师的Vim文本编辑器使用实录
IC芯片设计/验证工程师的Vim文本编辑器使用实录，Vim编辑器的优势，模式，操作，进入和退出，文本复制、粘贴、删除、暂停和返回
2022-01-28 13:39:19
1826
原创 【ALU】32-bit低时延高速整数ALU的设计|超前进位加法器
32bit-low-delay ALU的设计，critical path使用CLA/超前进位加法器 结构进行优化,具备溢出检测功能，综合后frequency参数提升近一倍，完成功能验证和综合。
2022-01-26 15:13:42
4638
原创 【乘法器】大数乘法器的设计与优化（32位，16位，8位 树型阵列乘法器Dadda Tree与Wallace Tree）
大数乘法器的设计与优化（32位，16位，8位 树型阵列乘法器Dadda Tree与Wallace Tree）全加器，半加器，3:2压缩器，部分积，设计与验证，testbench
2021-12-28 18:47:48
7768
4
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人