weixin_43756556的博客

本次学习为练习1，结合软件questa—sim完成signed and unsigned如果在软件中修改文件，需要在保存后重新编译，对应project内的文件状态由“？”变为“√”byte ：定义有符号的四值逻辑数据bit ：定义无符号的二值逻辑数据因此有符号变量和无符号变量之间尽量不去做相互赋值，可能存在问题也可在软件Questa内中的transcript中写命令行形式完成图像化操作其中编译的命令行为：vlog -sv 文件名.sv要使有符号的byte变量无符号

插值法一维插值定义插值函数被插值函数插值节点插值区间插值法插值余项拉格朗日插值法线性插值抛物线插值插值余项和误差估计牛顿插值法差商差商表3个性质牛顿插值法计算公式-...

设计的仿真与测试一个设计一旦完成就应当对它进行测试。通过编写激励块，输入激励信号然后检测结果可以检测一个设计功能的正确性。将激励块和设计块分离开来是设计者应该养成的一个好习惯。通常测试块也被称为测试凳(Test Bench)，应用不同的测试凳可以对一个设计块进行全方位的测试。激励信号的应用方式大致被分为两种。第一种，在激励块内调用设计块，并且直接驱动设计块的信号。在图中，激励块成为顶层模块，对输入信号clk 和reset 进行操作，检测并显示输出信号q。第二种，在顶层的假模块内同时调用激励块和设计块

模块的描述方式又称建模方式，Verilog既是一门行为化又是一门结构化的HDL语言。根据设计需要，每个模块分为四种抽象级别来进行描述。模块在外部环境中表现是相等的，模块按照以下四类抽象类别进行描述。模块的描述方式行为级或算法级描述方式（行为级建模）数据流描述方式（数据流级建模）门级描述方式（门级建模）开关级描述方式（开关级建模）描述方法总结行为级或算法级描述方式（行为级建模）这是Verilog HDL最高抽象级别的描述方式。一个模块可以按照设计算法来实现，而不用关心硬件实现的细节。 行为描述是通过行为

Verilog 学习日志#第一天2选1多路选择器下面展示代码：一个2选1多路选择器实例module mux2_1(out,a,b,sel); //端口定义 output out; //输入输出列表 intput a,b,sel; not i5(sel_n,sel); //结构描述 and i6(sel_a,a,sel); and i7(sel_b,sel_n,b); or i8(out,sel_a,sel_b);endmodule在编译环境下，行号应