weixin_44297949的博客

ECC校验算法的验证，检测&修正读取memory数据中的错误。

使用verilog实现基于sram的ECC解决方案，综合后可使用，主频可以达到sram的极限频率

使用verilog实现不同规格的FLASH--ECC校验算法

我用#CSDN#这个app发现了有技术含量的博客，小伙伴们求同去《FPGA学习步骤（打算以后也转FPGA了，毕竟工资比硬件工程师高）》, 一起来围观吧 https://blog.csdn.net/naruto_dong/article/details/92800644?utm_source=app&app_version=4.8.0&code=app_1562916241&uLinkId=usr1mkqgl919blen...

我用#CSDN#这个app发现了有技术含量的博客，小伙伴们求同去《如何学习FPGA》, 一起来围观吧 https://blog.csdn.net/k331922164/article/details/44626989?utm_source=app&app_version=4.8.0&code=app_1562916241&uLinkId=usr1mkqgl919blen...

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以十色等宽彩条做背景，将存储于 ROM 中的图片显示在 VGA 显示器上，图片显示初始位置为有效显示区域左上角，图片沿着与水平方向 45 度夹角的方向，向右下角运动，运动过程中，当图片边沿触及显示区域边沿，图片向反方向运动，实现图片弹跳特效。图片分辨率为 100*100，VGA 显示模式为 640x480@60。最终效果如下：matlab代码如下：WIDTH=16;DEPTH=10000;ADDRESS_RADIX=UNS;DATA_RADIX=HEX;CONTEN

以十色等宽彩条做背景，将存储于 ROM 中的图片显示在 VGA 显示器的中心位置。图片分辨率为 100*100，VGA 显示模式为 640x480@60。效果类似于下图：首先需要将图片用Matlab转换为mif文件。mif文件生成代码如下：WIDTH=16;DEPTH=10000;ADDRESS_RADIX=UNS;DATA_RADIX=HEX;CONTENT BEGIN 0 :0 ; 1 :0 ; 2 :0 ; 3 :0 ; 4 :0 ; 5 :0 ;

实验目标：控制 DHT11，读出湿度温度数据显示在数码管中，通过按键使湿度和温度在数码管中切换显示。系统的整体框图和工程模块如下。编写代码：`timescale 1ns/1nsmodule dht11_ctrl( input wire sys_clk , //系统时钟，频率50MHz input wire sys_rst_n , //复位信号，低电平有效 input wire

控制 DS18B20 实现对实时温度的转换并读出来显示在数码管上。`timescale 1ns/1nsmodule ds18b20_ctrl( input wire sys_clk , //系统时钟，频率50MHz input wire sys_rst_n , //复位信号，低电平有效 inout wire dq , //数据总线 output wir

使用 FPGA 开发板配套的红外遥控器发送红外信号， FPGA 开发板上的一体化接收头接收到红外信号后传入 FPGA 芯片内， FPGA 芯片接收到信号后进行解码，将解码后的按键码显示在数码管上。若检测到发送了重复码，则让 led 闪烁显示，一个重复码闪烁一次。来看红外接收模块：`timescale 1ns/1nsmodule infrared_rcv( input wire sys_clk , //系统时钟，频率50MHz in

外部挂载的高速 AD/DA 板卡的 A/D 部分将输入其中的模拟信号转换为数字量，将数字量传入 FPGA， FPGA 将传入的数字量通过计数转化为电压数值，通过数码管显示转化后的电压值，实现模拟信号的电压测量。整体框图如图所示。其中adc模块。`timescale 1ns/1nsmodule adc( input wire sys_clk , //时钟 input wire sys_rst_n

设计一个基于等精度测量原理的简易频率计，对输入的未知时钟信号做频率测量，并将测量结果在数码管上显示。设计各个模块。画出时序图。用代码来实现。`timescale 1ns/1nsmodule freq_meter_calc( input wire sys_clk , //系统时钟,频率50MHz input wire sys_rst_n , //复位信号,低电平有效 input wire

锁相环是最常用的IP核之一，其性能强大，可以对输入到FPGA的时钟信号进行任意分频、倍频、相位调整、占空比调整，从而输出一个期望时钟。其基本原理如下：

最后进行仿真。`timescale 1ns/1nsmodule tb_top_seg_595();//wire definewire stcp ; //输出数据存储寄时钟wire shcp ; //移位寄存器的时钟输入 wire ds ; //串行数据输入wire oe ; //输出使能信号//reg definereg sys_clk ;reg sys_rst_n ;/

然后根据时序图就能进行程序的编写。首先是data_gen模块的编写。`timescale 1ns/1nsmodule data_gen#( parameter CNT_MAX = 23'd4999_999, //100ms计数值 parameter DATA_MAX= 20'd999_999 //显示的最大值)( input wire sys_clk , //系统时钟，频率50MHz input wire