FPGA的学习：选通器的实现

实验二：选通器的实现

首先，画出选通器的结构框图和时序图。

了解了实现过程和时序关系后，我们进行编程来实现选通器的功能。

`timescale  1ns/1ns

 

module  mux2_1 

(
    input   wire    in1,  
    input   wire    in2,  
    input   wire    sel,  

    output  reg     out   
);    

//out:组合逻辑输出sel选择的结果，“*”为通配符,表示只要if括号中的条件或赋值号右边的变量发生变化则立即执行下面的代码 。

always@(*)                
    if(sel == 1'b1)       
        out = in1;         
    else
        out = in2;

   endmodule 

当程序编写完成后，进行仿真，用来查看能否实现功能。

`timescale  1ns/1ns

module  tb_mux2_1();

//定义reg型变量

reg     in