HDLBits-wire

HDLBits学习笔记 wire

任务创建一个单输入单输出的模块行为类似导线。
• verilog中的导线与物理导线不同，数据传输是单向的。
• 连续赋值语句assign将右边驱动赋给左边，赋值是连续的，不是一次性的，右边变化，左边立即变化。

模块端口通常也有一个方向，包括输入和输出。输入由其他模块输出驱动，输出接入下一模块。从单个模块内看，输入是源或者是接受器，输出是接收器。

模块和端口申明创建了黑色部分，任务是在内部连接in和out两部分。

module top_module(in,out)
  input  in;
  output out;
  wire in,out;
  assign out=in;
endmodule

仿真结果
总结：①verilog中的wire类似于单向的导线，是连续变化的，与寄存reg不同。
②assign连续赋值语句需要用wire型。
③模块和端口定义了外部的轮廓（黑匣子的名字与接口），还需要定义端口方向与数据类型（包括位宽）。(三要素名字、方向、数据类型)

参考资料：https://hdlbits.01xz.net/wiki/Main_Page