zynq中的PS和PL交互

起床学FPGA

已于 2024-10-11 12:41:59 修改

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文章标签：学习 fpga开发

于 2024-08-19 23:44:06 首次发布

本文链接：https://blog.csdn.net/weixin_44357071/article/details/141337308

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参考视频：小白FPGA的个人空间-小白FPGA个人主页-哔哩哔哩视频

EMIO

最小系统

ps给pl的时钟和复位

可以在下面修改时钟和复位，这样的话，出去的引脚就没有复位了

关闭GP接口

去掉pl时钟

添加一个串口的管脚和编号

因为管脚是下面这样的

所以这样给串口

串口的波特率默认就行

配置DDR3的型号

DDR型号和文章

【ZYNQ】ZYNQ器件的DDR3存储器使用相关知识介绍 - ACZ702开发板 - 芯路恒电子技术论坛 - Powered by Discuz!

根据文档配置型号如下

配置时钟

根据CPU的时钟给的，保持默认

配置电压，不知道为什么这么配置，高的是3.3，低的是1.8

保存最小系统

导入引用最小系统

引出端口信号，然后验证

bd生成底层

bd生成顶层

生成比特流文件

导出硬件

用vitis打开.xsa文件

查看相应的硬件信息

创建一个vitis应用工程（也可以直接lunch vitis如下图）

选择一个hello world工程

这个时候就能看到application创建成功

查看hello world.c的代码

点击run ，下载程序之前需要的配置

可以查看比特流文件的位置

把如下所示的都勾选上

运行之前要编译一次，编译的方法

下边会显示编译完成

调出vitis的串口调试助手，并且连接FPGA

出现很多的串口，CH开头的COM4是FPGA的串口

然后连接

连接成功

用FPGA跑代码

报错MMU有问题，解决方案是jtag启动

然后找到原理图

将fpga板子上的拨码开关拨到对应位置，问题解决

输出正确结果

对代码做出修改

也可以先clear掉串口的输出，然后重新编写代码，然后再build一次，run一次，查看新一轮的结果。

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读写DDR

设置读写基地址

从.xsa中，看到ddr的起始地址和结束地址，不要读写的太边界，所以改成0200_0000位基地址。

写代码如下，读写DDR

#include <stdio.h>
#include "platform.h"
#include "xil_printf.h"

#define DDR_BASE_ADDR 0x02000000
int main()
{
    init_platform();
    // 强制转换为32位无符号整数
    // u32*两边有，只是为了声明是一个指针变量，没有实际意义，目的是给 指针一个初值
    u32* ptr = (u32*) DDR_BASE_ADDR;

    u32 wr_data = 0;
    u32 rd_data = 0;

    // 写1024个数据
    int i=0;
    for(i = 0 ; i < 1024 ; i++)
    {
    	// ++是先用在加，第一轮 ptr=0,data=0,然后自加，第二轮 ptr=1,data=1
    	*ptr ++ = wr_data++;
    }

    // 打印写DDR结束
    print("wr finish\n");

    // 将指针复位
    ptr = (u32*) DDR_BASE_ADDR;
    i=0;
    for(i = 0 ; i < 1024 ; i++)
    {
    	printf("rd_data=%u \n",*(ptr++));
    }

    print("rd finish\n");
    cleanup_platform();
    return 0;
}