FPGA
关注
分享
扫一扫
学习FPGA
起床学FPGA
个人博客地址fpgaghost.com，欢迎访问。
展开
-
FPGA的时序分析
参考视频：原创 2024-10-07 23:36:36 · 242 阅读 · 0 评论 -
assign是赋值，不是连接
如下图是一个top文件的背压如果把原本应该是外界输入的变量m_ip_hdr_ready通过phv_parser_hdr_ready来“赋值！！！”，那么模块内部本该有的ready信号，就会是Z高阻态，因为没有给到值。原创 2024-09-21 16:50:29 · 241 阅读 · 0 评论 -
vivado的5种vivado仿真方式图解
如图所示。原创 2024-07-11 13:10:40 · 528 阅读 · 0 评论 -
在2018.3没有找到对应的器件库，需要
vivado添加器件原创 2024-07-10 18:47:44 · 518 阅读 · 1 评论 -
always块敏感列表的相关报错，
猜测报错原因（暂时没有时间寻找原因，后续在碰到再回来寻找原因）：1、在综合的时候，需要初始化s2p_output的初值，然后才能进行操作2、敏感列表有reset信号，就必须要用到？原创 2024-07-10 14:17:35 · 355 阅读 · 0 评论 -
创建一个AXIS的初始IP核
以该博主文章为主，本文章做补充。注意的点：使用2018.3难道才能显露出基本的代码而不是显示IP核吗。原创 2024-07-08 10:23:32 · 284 阅读 · 0 评论 -
vivado的block design中旋转IP核，让线路连接更简明
右键点击IP核，操作如下。原创 2024-07-08 10:17:59 · 217 阅读 · 0 评论 -
赛灵思的乘法器IP核的blocking mode
我以为乘法器使用blocking mode的输入buffer很大，结果如下图，FFT的buffer就buffer了一个时钟周期，接下来就是只能用一个fifo，35个时钟周期之后，再把值给到乘法器了，然后把乘法器可以改回到non blocking mode ，这样的话，能节省一点点资源。原创 2024-07-05 10:13:02 · 273 阅读 · 0 评论 -
赛灵思FFT的IP核——非实时模式 Non real time
使用非实时模式配置如下。原创 2024-07-02 11:44:28 · 448 阅读 · 0 评论 -
FFT的IP核使用报错的检查流程
s_axis_config_tvalid .这四个信号。原创 2024-06-30 08:27:21 · 376 阅读 · 0 评论 -
动态选线，动态的选择变量的位宽
如下是我设计的一个8*8的串行输入转并行输出的模块代码的一部分。原创 2024-06-30 08:02:26 · 340 阅读 · 0 评论 -
modelsim的使用技巧
因为一开始是写在个人博客上的，后续的更新在fpgaghost.com个人博客上，有需要请自行查看。原创 2024-06-17 16:29:19 · 1044 阅读 · 0 评论 -
用寄存器读取文件的数据的时候，寄存器怎么读取，寄存器的高位和低位分别是什么
寄存器读取数据的时候，数据自身是什么样的，寄存器读的时候就原样存储在寄存器里，高位就是第一个数据，低位就是最后一个数据。寄存器读取数据原理是，将给定的二进制数反转，我理解成调转一下车头，然后将数据放入寄存器。原创 2024-06-17 11:50:17 · 390 阅读 · 0 评论 -
浮点数的复数乘法
然后 complex multiple 的IP核下面只有定点的，不支持浮点，所以需要写一个浮点数的复数乘法模块。floating point IP核I只有multiple ,没有 complex multiple。原创 2024-06-14 18:14:27 · 179 阅读 · 0 评论 -
verilog中数组的定义和访问
原创 2024-06-14 15:29:51 · 504 阅读 · 0 评论 -
复数乘法IP核的使用
Complex Multiplier 复数乘法IP核的使用原创 2024-06-10 00:44:58 · 872 阅读 · 0 评论 -
通过vivado的IP核的.veo文件快速实例化
复制到工程文件里之后，粗略用Tab调整一下变量的位置，便于后面用列选对变量，进行复制粘贴。打开之后找到这一块，复制粘贴出来就好。找到对应IP核的.veo文件位置。原创 2024-06-06 09:40:40 · 405 阅读 · 0 评论 -
FFT的IP核在vivado的使用
一、创建IP核IP catalogconfigurationimplementdetailed implement原创 2024-05-30 15:05:10 · 161 阅读 · 0 评论 -
写大FPGA工程的模板
【代码】写大FPGA工程的模板。原创 2024-05-20 20:23:40 · 149 阅读 · 0 评论 -
vivado自带仿真器和modelsim显示波形，analog（模拟）模式
一、vivado二、modelsim原创 2024-05-09 20:18:45 · 658 阅读 · 0 评论 -
DDR3的使用（非AXI4总线）——文章报废，我的小梅哥7015不能用MIG,因为管脚有限，具体图片如下http://www.corecourse.cn/forum.php?mod=viewthrea
参考小梅哥视频：https://www.bilibili.com/video/BV1va411c7Dz/?原创 2024-04-14 18:33:46 · 330 阅读 · 0 评论 -
vscode写verilog的“转到定义”功能插件
vscode写verilog的“转到定义”功能插件原创 2024-03-27 13:01:21 · 572 阅读 · 0 评论 -
AXI-Stream——草稿版
参考自哔站：FPGA IP之AXI4-Lite AXI4-Stream_哔哩哔哩_bilibili原创 2024-03-26 20:31:07 · 308 阅读 · 0 评论 -
Vivado的SIMULATION的Scope和source的层级怎么看
Vivado的SIMULATION的Scope和source的层级怎么看原创 2024-03-25 13:34:47 · 387 阅读 · 0 评论 -
AXI4的网格设计Block Design，添加信号，裁剪打包IP核
AXI4的网格设计Block Design，添加信号，裁剪打包IP核原创 2024-03-03 11:20:00 · 644 阅读 · 0 评论 -
Zynq(音标可以是zɪŋk)中的PS和PL
FPGA中的PS和PL原创 2024-02-26 15:33:09 · 976 阅读 · 0 评论 -
vivado仿真时，将十进制的值表示为二进制
vivado仿真时，将十进制的值表示为二进制原创 2024-02-03 22:31:11 · 673 阅读 · 0 评论 -
vivado使用注意事项，set as top
vivado使用注意事项原创 2024-01-24 20:30:45 · 750 阅读 · 0 评论 -
vivado使用小技巧，添加marker
分别给两个位置加上marker，然后选中其中一个，就能够以其中一个的位置为坐标轴，显示与其他marker的距离。原创 2023-12-20 01:05:07 · 459 阅读 · 0 评论