![](https://img-blog.csdnimg.cn/20201014180756930.png?x-oss-process=image/resize,m_fixed,h_64,w_64)
verilog语法
起床学FPGA
个人博客地址fpgaghost.com,欢迎访问。
展开
-
verilog将信号和常数拼接起来
这样的话会变成32个1bit的1和一个32位的数据进行拼接。我猜测是太复杂了verilog不支持。我de了大概20分钟这个问题。注意,信号的两部分都要用{}花括号括起来。原创 2024-07-02 14:23:14 · 217 阅读 · 0 评论 -
verilog中的task语句
语句在Verilog和SystemVerilog中都能使用,但在SystemVerilog中它的功能更加强大,并且添加了一些新的特性。原创 2024-05-26 10:22:44 · 123 阅读 · 0 评论 -
verilog中的case语句例子
verilog中的case语句例子原创 2024-03-15 20:03:39 · 158 阅读 · 0 评论 -
verilog中module之后的#有什么用
verilog中module之后的#有什么用原创 2024-03-10 12:44:02 · 334 阅读 · 0 评论 -
verilog中的函数和for循环
verilog中的函数和for循环原创 2024-03-09 20:22:41 · 443 阅读 · 0 评论 -
Vivado_2018.3文件 source无法自动更新,并且tb仿真文件不显示set as top,需要关闭Vivado之后重启
Vivado_2018.3文件 source无法自动更新,并且tb仿真文件不显示set as top,需要关闭Vivado之后重启原创 2024-02-03 00:05:46 · 475 阅读 · 0 评论 -
verilog中的module(模块)调用
verilog中的module(模块)调用原创 2024-01-30 21:49:25 · 258 阅读 · 0 评论 -
verilog中parameter和defparam
用于tb文件,将parameter定义的宏重新再赋给新的值,用于仿真。原创 2023-12-20 01:05:22 · 588 阅读 · 0 评论