1.设计定义（想好自己要做的是什么）
2.设计输入（编写逻辑（使用Verilog语言描述电路、画逻辑图、使用IP核）
3.分析综合（分析所写的逻辑电路，得到逻辑门级别的电路）
4.功能仿真（验证逻辑功能是否能够实现）好像没有加延迟
5.布局布线（在指定器件上将设计的逻辑电路实现）这一点还有点不明白
6.分析性能（有点迷惑时序仿真和功能仿真的区别）
a.时序仿真（模拟每一段信号的传输，可以查看每个逻辑器件布局布线后每一段的延迟，最终的输出是加了各种延迟的，观看延迟是否影响了输出）
b.静态时序分析（可以得到布局布线后每一段路走过的时间，比如要求从输入到输出的时间是在10ns以内，经过静态时序分析可以得到全程时间，若时间为9ns,则说明设计成功了）
7.下载到目标板上，进行调试（板级调试）
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