FPGA小学生的博客

采集卡指标：FPGA（altera）、AD（输入范围正负5V、AD9226、12bit、65MHz）、SDRAM（16bit数据位、13bit地址线）、串口（CH340）1. 电路：（1）FPGA最小系统：（2）SDRAM：（3）双路AD：（4）PCB布局：（5）实物图：2. 程序：依托双通路采集卡的电路板可以完成多种功能，这里面只展示一种，就是将两通道（每个采样率都为65MHz）的数据融合为一路（130MHz），然后在SDRAM中缓存，缓存一定量的数据之后，就将数据通过串口发送到

推荐给大家一款高性能的AD转换芯片，来自德州仪器的AZ6445（ADS6445），具有4个通道，每个通道都是14bit、125MHz的采样速率，数据传输采用LVDS接口，很适合高速传输数据。首先来看一下ADS6445的器件手册，下图是ADS6445的器件结构图：从上面的结构图可以看出4个通道的输入都是差分的输入信号，往往我们需要采集的信号都是单端的信号，所以将单端转差分，使用变压器或者单端转差分的运放都是可以的。这里我们采用的是单端转差分的运放。当然在器件手册里面这些信息都会给我们提供，我们就可以照图

1.傅里叶变换FFT傅立叶变换是一种分析信号的方法，它可分析信号的成分，也可用这些成分合成信号。许多波形可作为信号的成分，比如正弦波、方波、锯齿波等，傅立叶变换用正弦波作为信号的成分。通过FFT将时域信号转换到频域，从而对一些在时域上难以分析的信号在频域上进行处理。其中，根据奈奎斯特采样定理，采样频率需大于信号频率的两倍；1.N为FFT采样点数，代表对信号在频域的采样数；2.采样频率Fs和采样点数N决定了信号的频域分辨力，即分辨力=Fs/N，即N越大，频域分辨力越好，反之频域分辨力越差。2.Vi

本篇主要分享一个微弱信号放大电路，可以放大微伏级别的小信号。本文电路的应用环境是电磁超声，其他环境下的小信号放大也是可以使用。**电磁超声信号特性：**电磁超声换能效率低，信噪比低，回波信号是微伏级别，十分微弱，对周围环境噪声敏感度高，会被噪声完全淹没。**设计方案：**针对电磁超声的噪声大，实验中设计的为三级模拟放大电路，前置放大、带通滤波以及二级放大组成，可以将电磁超声输出的几十微伏信号放大到几伏，回波接收电路具有100dB的增益（可以放大10万倍），20dB的信噪比。1.Multisim仿真：

问题：如何提升AD的采样频率?答：只有改变AD的内部结构。所以本文题目说的是有毛病的，一块网上购买的现成的AD芯片，我们并不能改变它的采样速率。AD的作用是采集模拟，如果，信号的20Mhz，根据奈奎斯特定理，那么采样的频率至少为40Mhz，也就是两倍的速率采样，在实际的应用中我们可能会涉及到超采样，那么采集20Mhz的信号，需要AD的采样频率就要更高了。如果我们只有一种型号为100Mhz的AD芯片，还想以200Mhz的频率采样怎么办呢？可以采用两个相同的100Mhz的AD芯片同时对这一路20Mhz的信

RTL代码：module fsm( input clk, input rst_n, input [7:0]data_in, output reg[7:0]data_out); reg [7:0]data_buffer1; reg [7:0]data_buffer2; reg wr_buf1; reg wr_buf2; reg [1:0]c_state; reg [1:0]n_state; parameter s0 = 2'b01; parameter s1 = 2'b10;

RTL代码：module serial_parallel( input clk, input rst_n, input en, input data_in, //一位输入 output reg[7:0] data_out //8位并行输出 ); //移位寄存器方式 always @(posedge clk or negedge rst_n) begin if (!rs

RTL代码：module fsm( input clk, input rst_n, input start, input [7:0]data, output reg[3:0]count_out); reg [3:0]cnt; reg en; reg [7:0]data_r; always@(posedge clk or negedge rst_n)begin if(!rst_n) en <= 1'b0; else if(start) en <= 1

RTL代码：module fsm( input clk, input rst_n, input [7:0]data_in, output reg [11:0]data_out); reg [11:0]data_out_r1; reg [11:0]data_out_r2; reg [1:0]cnt; always@(posedge clk or negedge rst_n)begin if(!rst_n) cnt <= 'd0; else if(cnt == 'd

RTL代码：module test( input [7:0]data_in, output [3:0]out);// 写法一： reg [3:0]width; reg [3:0]cnt; always@(data_in)begin cnt = 'd0; for(width = 0; width < 8; width = width + 1)begin if(data_in[width]) cnt = cnt + 1'b1; else cnt =

RTL代码：module asyn_fifo #( parameter data_width = 16, parameter data_depth = 8, parameter ram_depth = 256 ) ( input rst_n, input wr_clk, input wr_en, input [data_width-1:0] data_in, output full,

RTL代码：module sort( input clk, input rst_n, input sort_start, output reg sort_end, output reg [7:0]data_out); //输入要排序的数组 wire [7:0]data_in[7:0]; assign data_in[0] = 8'd5; assign data_in[1] = 8'd8; assign data_in[2] = 8'd9; assign data_in[3]

RTL代码：//实现序列1101//状态机实现和移位寄存器两种方式实现//状态机方式：module fsm( input clk, input rst_n, input data_in, output reg flag); reg [4:0]c_state; reg [4:0]n_state; parameter s0 = 5'b00001; parameter s1 = 5'b00010; parameter s2 = 5'b00100; parameter s3 =

RTL代码：module req_ack( input clk_a, input rst_n, input pulse_a, input clk_b, output pulse_b); reg req; //请求信号 reg [2:0]req_b; reg ack; //应答信号 reg [2:0]ack_a; always@(posedge clk_a or negedge rst_n)begin if(!rst_n) req <= 1'b0; else

描述如下代码，实现加法；C = A + B；A是21bit无符号数；B是18位有符号数；如何实现才能保证正确得到一个不溢出的有符号数C；module unsign_sign( input wire [20:0]A, input wire signed [17:0]B, output wire signed [22:0]C);assign C =$signed({1'b0, A})+$signed({{4{

请用Verilog RTL描述如下图设计：以clk为基准，设计一个秒计数器，在指定的计数值产生中断，实时输出当前的秒数计数值。（紫光展锐数字IC岗）<1>clk是时钟输入，频率为32.768KHz。<2>rst_n是异步复位输入，低电平有效，复位整个系统，为高则整个系统开始工作，其上升沿已经同步于clk。<3>start是启动信号，一个clk时钟周期的正脉冲，同步于clk。alarm[7:0]是配置信息，单位为秒，同步于clk。<4>工作模式：收到st

RTL代码：module filter( input clk, input rst_n, input data_in, output reg data_out); reg data_in_r; wire data_edge; reg [2:0]cnt; always@(posedge clk or negedge rst_n)begin if(!rst_n) data_in_r <= 1'b0; else data_in_r <= data_in;

题目：用三段式moore型状态机实现序列“1011”的不重叠检测。注意点：三段式状态机，Moore状态机，不重叠检测。代码：module fsm( input clk, input rst_n, input data_in, output reg data_out); reg [4:0]c_state; reg [4:0]n_state; parameter s0 = 5'b00001; parameter s1 = 5'b00010; parameter s2 = 5'b

代码：module signal_clock( input clk_a, input rst_n_a, input signal_a, input clk_b, input rst_n_b, output signal_b); reg state_a; reg state_b1; reg state_b2; reg state_b3; //将signal_a脉冲信号转化为沿信号 always@(posedge clk_a or negedge rst_n_a)begin

用Verilog实现按键抖动消除电路，抖动时间可以设置。RTL代码：module key_glitch #( parameter CNT_KEY = 6 )( input clk, input rst_n, input key_in, output reg key_flag); reg [7:0]cnt; reg key_in_r0; reg key_in_r1; wire key_edge; always@(posedge clk or negedge rst_n)