sdc--- input_delay和output_delay的设置和分析

最新推荐文章于 2024-07-02 20:06:46 发布

RayBiiao

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文章标签： fpga开发嵌入式硬件

本文链接：https://blog.csdn.net/weixin_44617175/article/details/129565614

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在数字电路设计中，设置input/outputdelay是为了确保组合逻辑的数据在正确的时间被采样。输入和输出延迟涉及到路径的概念，包括launchpath和capturepath。当创建如combinational这样的生成时钟时，必须对inputdelay和outputdelay添加约束，特别是当pad上的clock信号传输时。这样做可以确保延迟从源头开始计算，从而满足时序要求。

摘要由CSDN通过智能技术生成

为什么要设置input output delay

design 需要和外界交互，有时候输入或者输出是组合逻辑，为了保证数据被正确采样，需要考虑输入和输出port的timing

如何设置input output delay

key points

设置的delay大小
针对哪个时钟
input output delay都是设置的外部的时间，理解path的概念，launch path 和 capture path

create_generated_clock -combinational -master  clk

combinational 表示自动穿过
当pad上的clock是穿出去的时候，约束input delay 和 output delay 一定要加generate，这样delay
才可以从源头计算timing

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