首先呢,在这里说明一下这篇博客仅仅为了总结目前遇到的问题,希望会对看到的人有所帮助。
1.调用Modelsim进行RTL simulation发生no design 错误,此时呢,可以选择单独打开Modelsim编译文件查看错误原因,目前已知,进行模块实例化时,要命名。
2.Verilog寄存器进行乘除运算时一定要注意寄存器位数对于计算量的限制问题,否则会出现百思不得其解的错误。
Quartus与Modelsim联合编译遇到的问题总结
最新推荐文章于 2023-11-12 00:54:09 发布