第一章：verilog基础

#verilog 学习笔记

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前言

首先说明一下，这些内容仅限“小白”，中高手请自行滤过；

一、进制表示方式

二级制(b)：8’b0001_1000;
十进制(d)：8’d24;
十六进制(h)8’h18：

二、寄存器类型reg

寄存器表示一个抽象的数据存储单元，通过赋值语句可以改变寄存器储存的值
寄存器数据类型的关键字是 reg，reg 类型数据的默认初始值为不定值x

reg类型的数据只能在 always 语句和 initial 语句中被赋值。
如果该过程语句描述的是时序逻辑，即always语句带有时钟信号，则该寄存器变量对应为触发器；
如果该过程语句描述的是组合逻辑，即always语句不带有时钟信号，则该寄存器变量对应为硬件连线；

二、线网类型wire

线网数据类型表示结构实体（例如门）之间的物理连线。
线网类型的变量不能储存值，它的值是由驱动它的元件所决定的。
驱动线网类型变量的元件有门、连续赋值语句、assign等。
如果没有驱动元件连接到线网类型的变量上，则该变量就是高阻的，即其值为z。

三、运算符

算术运算符

关系运算符

逻辑运算符

条件运算符

位运算符

移位运算符

两种移位运算都用0来填补移出的空位。
左移时，位宽增加；右移时，位宽不变。
4’b1001 << 2 = 6’b100100;
4’b1001 >> 1 = 4’b0100;

拼接运算符

运算符的优先级

四、verilog关键字

常用关键字

五、模块结构

模块 block

功能定义部分有三种方法：
1、assign语句
描述组合逻辑
2、always语句
描述组合/时序逻辑
3、例化实例元件
如：and #2 u1(q,a,b);

注意： 在always块中，逻辑是顺序执行的。 而多个always块之间是并行的。

模块调用

举例说明：
特别注意的是参数之间的调用在调用时加“#”

六、结构语句

initial

语句它在模块中只执行一次。
它常用于测试文件的编写，用来产生仿真测试信号（激励信号），或者用于对存储器变量赋初值。

always

1. 语句一直在不断地重复活动。 但是只有和一定的时间控制结合在一起才有作用。
2. always 的时间控制可以是沿触发，也可以是电平触发；
3. 可以是单个信号，也可以是多个信号，多个信号中间要用关键字 or 连接;
4. always语句后紧跟的过程块是否运行，要看它的触发条件是否满足。

电平触发的 always 块常常描述组合逻辑行为;

如果组合逻辑块语句的输入变量很多，那么编写敏感列表会很烦琐并且容易出错。

@( * )表示对后面语句块中所有输入变量的变化都是敏感的。

组合逻辑电路

组合逻辑电路中，任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。

时序逻辑电路

时序逻辑电路中，任一时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态。或者说还与以前的输入有关，因此时序逻辑必须具备记忆功能。

七、赋值语句

阻塞赋值

可以认为只有一个步骤的操作：b=a;即计算 RHS 并更新 LHS 。
所谓阻塞的概念是指，在同一个always块中，后面的赋值语句是在前一句赋值语句结束后才开始赋值的。

非阻塞赋值

非阻塞赋值的操作过程可以看作两个步骤：
(1) 赋值开始的时候，计算 RHS ；
(2) 赋值结束的时候，更新 LHS 。
所谓非阻塞的概念是指，在计算非阻塞赋值的RHS以及更新LHS期间，允许其他的非阻塞赋值语句同时计算RHS和更新LHS。

非阻塞赋值只能用于对寄存器类型的变量进行赋值，因此只能用在initial块和always块等过程块中。

举例说明

阻塞与非阻塞赋值何时使用？

在描述组合逻辑的 always 块中用阻塞赋值 = ，综合成组合逻辑的电路结构;
这种电路结构只与输入电平的变化有关系。
在描述时序逻辑的 always 块中用非阻塞赋值 <=，综合成时序逻辑的电路结构;
这种电路结构往往与触发沿有关系，只有在触发沿时才可能发生赋值的变化。

注意： 在同一个always块中不要既用非阻塞赋值又用阻塞赋值 不允许在多个always块中对同一个变量进行赋值！

八、条件语句

条件语句必须在过程块中使用。

过程块语句是指由initial和always语句引导的块语句。

if_else

if语句对表达式的值进行判断，若为0,x,z，则按假处理；若为1，按真处理。

If/else要配对以避免latch的产生

case

1、分支表达式的值互不相同；
2、所有表达式的位宽必须相等；
不能用 ’bx 来代替 n’bx
3、casez
比较时，不考虑表达式中的高阻值
4、casex
不考虑高阻值z 和 不定值x

case要配对default使用以避免latch的产生

九、状态机

状态机（State Machine）
有限状态机（Finite State Machine，简称FSM）
在有限个状态之间按一定规律转换的时序电路。

mealy 状态机

状态寄存器由一组触发器组成，用来记忆状态机当前所处的状态，状态的改变只发生在时钟的跳变沿。
状态是否改变、如何改变，取决于组合逻辑F的输出，F是当前状态和输入信号的函数。
状态机的输出是由输出组合逻辑G提供的，G也是当前状态和输入信号的函数。 。

Moore状态机

如何设计？

四段论

1. 状态空间定义
2. 状态跳转
3. 下个状态判断
4. 各个状态下的动作

1、状态空间定义

尽量使用读热码

2、状态跳转（时序逻辑）

3、下个状态判断（组合逻辑）


4、各个状态下的动作（组合逻辑）


一个三段式状态机的典型例子

三段式可以在组合逻辑后再增加一级寄存器来实现时序逻辑输出：
1、可以有效地滤去组合逻辑输出的毛刺；
2、可以有效地进行时序计算与约束；
3、另外对于总线形式的输出信号来说，容易使总线数据对齐，从而减小总线数据间 的偏移，减小接收端数据采样出错的频率。

至此，基础知识部分就讲解完了，这个基础部分建议大家是不是的回头看下。