3.tessent命令学习笔记

1.set_test_point_analysis_options：设置测试点的最大数量、控制点和观察点的故障、目标故障覆盖率和拟应用的伪随机模式的数量，以及在测试点分析过程中考虑的一些其他参数。

2.set_test_point_type：只当插入设计中的测试点的类型；edt_pattern_count，指定插入的test points是为了减小确定性pattern的数量。

3.write_test_point_dofile：写出包含测试点的dofile。

4.report_drc_rules：报告总的DRC违例，或violation发生的信息。

5.register_attribute：登记一个用户定义的新的属性。

6.add_notest_points：防止测试逻辑插入到指定区域。

7.set_simulation_options：在产生patterns和仿真时控制工具的行为。

8.add_core_instances：通过联系当前mem中的core 描述与指定的core instances，添加一个core instance到design中。

9,add_nofaults：在指定的instance或modules的pin pathnames、pin names上设置无故障；针对某些不需要测试的instances，或者是其他测试能够覆盖这个instances。

10.set_static_dft_signal_values：设置design中的静态DFT信号，这样的信号可以被用来作为test_setup。

11.set_simulation_options：控制patterns产生和仿真期间工具的行为；-C6_mask_taces，只有当数据port transition与clock port捕获在同一帧时，开启C6违例的状态元素的悲观仿真和屏蔽捕捉值，应该仿真的时候，认为该违例会带来比较严重的后果；-set_reset，当存储单元的多个port同时打开时，该选项若设置为on，则clock value由set或reset来决定，若设为off，则预估值取决于所哟有的使能ports，使能ports指向同样的值，则状态元素（？）被设置该值，否则为不定态；-Mux_select，指定设计中model_mux（复制mux，插入很多的mux，是复制的相同的mux）的初始值是否一致，默认情况下，工具会models_mux作为一样的（mux具有一个选择端，应该是为了使初始时选择端选择的时一致的值）。

12.set_xclock_handiling：指定当时序单元的任何一个时钟输入变为X（不定态）时，输出为X；默认情况下，当时钟值变为X时，只要其他输入值不会导致存储的输出值发生改变，无论clock是0或者1；set_xclock_handling x -pessimistic_simulation on，除非时钟输入从x变为0，否则边沿触发的时序单元的输出均设置为X。

13.report_dft_signals：报告被添加和创建的所有DFT信号；

14.set_parallel_load_subchains：指定是否使用并行访问功能（可以节省runtime和parallel test bench file的大小）；enabled情况下，当netlist中包含subchain时，可以并行shift加载数据；verilogku中的pin名无法匹配tessent中的cell库时，无法使用并行加载。

15.T24：在扫描路径中，两个异步时钟控制的memory单元，sink不能在source改变数据时，从source捕捉数据，当不同的移位时钟之间存在时钟偏差时，如果不满足该规则，可能会导致扫描链移位过程中不必要的直通，这能够导致不匹配或潜在的坏的芯片。

16.D5：所有mem元素（可以存储数据的单元应该都是mem元素，例如锁存器和触发器）必须是可扫描的，检查是否有不可扫描的mem elements，不可扫描的mem element被认为是违例。

17.add_nofalut：在指定的模块或instance的pin pathname或者pin names防止nofault设置；- module，模块名参数翻译为模块的pathname。

18.report_input_constraints：显示PI pins的当前约束状态。

19.set_fault_sampling：指定故障的采样百分比，为了电路评估和扫描识别；故障采样能够使用总的故障的一部分，从而减少评估大型电路的处理时间。

20.add_processors：使能工具在多个机器上并行运行多个处理器，以减少运行时间。

21.analyze_wrapper_cells：为了Primary I/O端口识别shared和dedicated wrapper cells。

该命令使用能够被set_wrapper_analysis_options控制的primary I/O端口的shared wrapper cells的标识。user-specified clocks和scan-related的输入输出端口被自动的排除在标识之外。对于primary I/O端口，被标识的wrapper cells被stitch到wrapper chains。如果没有执行set_wrapper_analysis_options命令，analyze_wrapper_cells命令会执行默认的wrapper cells标识与执行无参set_wrapper_analysis_option命令相似。

当analyze_wrapper_cells命令与set_dedicated_wrapper_cell_options命令结合使用时，wrapper analysi将导致primary I/O端口的registration或者primary I/O被标识为wrapper cells以保证最好的电路覆盖率。这意味着在扫描插入期间，新的scan cell被添加到所有指定的Primary I/O端口，这取决于某些设计考虑因素。添加到primary I/O的dedicated wrapper cells被缝合到wrapper chain中（工具会分析哪些端口可以直接使用shared wrapper cell，如果不能使用shared wrapper cell，那么将会插入新的scan cell作为dedicated wrapper cell）。

当使用set_wrapper_analysis_options命令，无论是否使用set_dedicated_wrapper_cell_options命令，标识包括可从PI或PO通过组合逻辑访问的组合现存时序元素的标识（shared wrapper cells）。因此shared wrapper cell在测试期间提供functional mode和control及observe功能。shared wrapper cells的有点是添加更少的逻辑，并且external test mode可以测试实际path（功能路径，dedicated wrapper cell是为了控制PI和观察PO）的时序。

analyze_wrapper_cells可能会使来自其他分析阶段的数据无效。在进行扫描链分析前使用此命令。如果在输入analyze_wrapper_cells命令时已经完成扫描链分析，则会导致错误，可以使用-force switch来覆盖它，在这种情况下，扫描链分析的结果将被重置，必须重新进行扫描链的分析来重新创建所需的扫描模式和扫描链 families。