Pattern Failures Due to Timing Exception Paths

在ATPG之前，可使用STA工具在设计上执行时序优化。

这个process也会定义timing exception paths，包括以下：

• False Path——在操作的功能模式下，path不能被敏化（当确定电路的时序性能时，STA工具忽略这些paths）。

• Multicycle Path——具有超过一个clock cycle的信号传播延迟的path。
  
  对于任何包含多个at-speed capture clock pulses的sequential pattern，都要评估timing exception paths的影响。包括以下pattern类型：

• Clock sequential（broadside transition patterns和stuck-at patterns）

• RAM sequential

• Path delay

在创建test patterns之前，ATPG工具自动评估false和multicycle paths。当在ATPG仿真patterns期间，工具识别通过false或multicycle paths传播的transitions，并且当transitions由于timing exceptions而不稳定时，在结果patterns中在捕获寄存器上屏蔽它们（修改为X，为0或1，即预期值为0或者1，由于设置了false或者multicycle，使transition不能正常传播，将预期值设为X&#