DFT设计中相关词汇

1.Automatd Test Equipment(ATE)

自动测试和分析功能参数的设备，以此来评估被测试的电子设备的性能。

2.Automatic Test Pattern Generator(ATPG)

program生成的一种process，要求test patterns为设计产生高故障覆盖率。

3.Blackbox

不存在的instance、module或library model。相反，只有inputs和outputs的定义而没有任何内部连接或逻辑被定义。

4.Block Module

也被称为functional block。在层次化结构中例化一次或多次，将被单独布线的任意module，被称作block module。Block modules时基于功能定义的chip的划分，可以独立于其他功能模块进行工作。

5.Broadside

at-speed测试方法，使用两个功能时钟脉冲，第一个脉冲launch一个transition，第二个脉冲capture结果。

6.Bypass Circuitry

Tessent TestKompress生成的逻辑电路，bypass EDT逻辑中的decompressor和compressor。bypass电路允许使用traditional ATPG方法生成为压缩的测试向量。

7.Chain-To-Channel Ratio

design core中scan chains的数量于EDT逻辑对tester表现的channels的数量的比值。channels必须于teseter channels的数量相同，因此通常是固定的。

8.Clock Domain Base (CDB)

在layout阶段，时钟分布树从该点开始平衡，时钟树的任意两点的skew被最小化，允许flip-flop和latches的同步操作。每个clock domain base与时钟源有关。

9.Clock-Gating Element

时钟树上的组合门有两个unblocked inputs，一个clock和一个non-clock input。

10.Clock Source

Pin或port为一个或多个clock damain bases提供时钟，有效时钟源如下：

一个电路或block的PI pin。

PLL或时钟分频电路的输出引脚。

11.Collections

一个collection表示一个或多个设计对象的组，可以通过Tessent Shell命令接口进行访问，设计introspection命令例如，get_instances和get_modules返回对象的集合，每个对象具有和其相关信息的第二维度。

12.Compactor

EDT逻辑的部分，转换内部扫描链的一个集合的输出为一个外部扫描channel输出。另外是压缩扫描链输出的数量，减少了多个扫描链输出绕线所需要的空间。

13.Compactor Group

在compactor电路中，XOR的一个或多个stages压缩几个chains中的response到每个channel输出，压缩的扫描链进入相同的扫描channel被称为同一个compactor group。

14.Core

一个block module，用于多个设计或设计的不同部分，目的是为了分层划分设计的复杂性。

15.Decompressor

Tessent TestKompress逻辑的组件，转换压缩的patterns为普通的扫描patterns，并应用到scan-inserted design core上。

16.Design_cells

网表中使用的最低level design blocks的数量，该值ui应使用的library models的数量。

17.Deterministic Test

基于软件技术，只能生成测试来检测特定的faults，相反，random或pseudo-random方法，生成random patterns。

18.Diagnostics

确定设备失败的位置，有助于失败分析，减少批量生产的时间。

19.Embedded Logic Test

简化大的chips逻辑测试的实现的层次化测试解决方案。logic Test controller与每个Block Module相关，以执行内部逻辑测试，在相关block mudules的物理区域之间的chip互连的top module中的逻辑，使用位于top module中另一个logicTest controller进行测试。

20.False Path

未指定以系统频率操作的path。setup false path指的是一条path未被指定确保值的改变在该path的下一个周期能够传播。hold time false定义了一个条件，在capture点的数据不能稳定足够长的时间为了让时钟信号来捕获它。

21.fanin

指的是连接input pin或top-level输出端口的upstream gate的引脚。

22.fanout

指的是从特殊gate输出或top-level输入端口的downstream gate的引脚。

23.Fault

与fault simulator一起使用的model，尝试模仿失败的电路的逻辑行为。

24.Fault Model

defect行为的抽象，阴虚defectd仿真和测试集质量测试。常见的fault models包括stuck-at，transition和path dely。

25.Faulty Machine Simulation

在一个给定的pattern集，添加一个特定的故障进行逻辑验证。faulty machine simulation通常用于确定是否检测到特定故障。如果在特定pattern集中至少一个pattern，faulty machine与good machine simulation不同，fault被标记未detected。否则fault仍未undetected。故障仿真结果用于计算特定pattern上的故障列表的故障和测试覆盖率。faulty machine simulation的另一个用途是对缺陷进行建模，并在缺陷发生时导出给定pattern set的mismathc bits。

26.Functional ECO

在设计网表上进行小而有效的改进。

27.Fuse Box

也被称为fuse array。一个non-volatile memory被用来用来永久存储memory修复信息或特定于芯片的其他信息。non-volatile memories是通过高压线性可编程的，改变默认值。这些memory可以进行一次（one-time OTP）或多次（multiple-time MPT）编辑，例如flash memory。

28.Hierarchical Test

一个测试流程，在设计blocks上实施DFT和test generation，blocks可以在设计的top level进行复用。常见的hierarchical测试，从block level复用test generation，并map到顶层设计中。通常，blocks包括wrapper logic，用来隔离block和其他blocks，以实现测试复用。也可以防止其他blocks对该block测试的干扰。hierarchical test的一个好处是，不需要姜全网表load进DFT或ATPG session，因此，在大的设计中，运行时间一级要求的memory极大的减少了。

29.Hold Time Failure

在source和sink的时序元素至今啊存在竞争条件，当sink时序元素的数据在时钟捕获它后不能稳定足够长的时间，hold time failure发生。

30.Instrument

在IJTAG context下，instrument是符合1687标准接口定义的任意core或IP。

31.Instrument Connectivity Language(ICL)

IJTAG中描述instrument接口和linstruments之间连接的语言。

32.IP Version

Tessent TestKompress hardware architecture的版本。工具的software版本更新了，但是生成的EDT逻辑的结构与之前相同，将会有相同的IP版本数字。

33.Isolation

在多电压域设计中，isolation逻辑用来断言或保留断电后电路输出上的逻辑值，以防止供电逻辑的un-driven输入。

34.Level Sensitive Scan Design（LSSD）

有non-overlapping（？）时钟控制的两个latches组成的scan cell结构。

35.Procedural Description Language (PDL)

IJTAG中指示Tessent Shell如何为instrument计算patterns的语言。

36.Pipeline Stages （Channel）

在EDT逻辑外面插入的Pipeline stages，在top level pins/pads和Tessent TestKompress channel输入和输出之间，以增加信号的传播时间。

37.Pipeline Stages (Compactor)

Tessent TestKompress在spacial compactor选择性插入的Flip-flops，以提高数据通过compacotr逻辑的全速率。

38.Power Domain

共享同一个公共电压和地的对象的集合。

39.Pulse-in_capture clock

在capture window的每个cycle中进行pulse的时钟信号。

40.Pulse-always Clock

在每个Cycle期间进行pulse的时钟信号。

41.Registration (for attributes)

每个设计对象具有一个characteristics列表，称为属性。例如，所有的pins具有一个属性，指定了它的hierarchical名称和它的parent instance。存在predefined和user-defined attributes。创建一个新的user-defined属性的过程被称为registration。predefined属性与user-defined属性不同，不需要被registered。

42.Scan Chain Masking

一个机制，Tessent TestKompress记录compactor group中指定扫描链的每个cell的测试值，group中所有其他链的值改变为Xs。使工具观测指定的扫描链。

43.Scan Mode

扫描链配置，描述通过Hierarchical Scan Insertion扫描链被如何stitch。

44.Sequential Elements

指输出改变状态作为clock、set、或reset的结果的所有元素，包括flop-flops，latches，RAMs和ROMs。

45.Segment Insertion Bit （SIB）

访问网络的IJTAG描述中推荐使用的DFT的部分，是连接到top-level TAP的网络，例如，到instruments上。本质上，SIB是扫描链开关，有两个扫描输入引脚和一个扫描输出引脚。

46.Static Timing Analysis（STA）

STA是验证门级网表没有时序问题的方法，而不需要使用仿真。门级仿真需要耗费时间，尤其当它们包括实际延迟时，“SDF”文件反标。此外，验证完全取决于被仿真的实际测试台，以及包含的环境中的电路条件或结果。STA通过查找每一个可能的flop-to-flop进行时序分析，并报告可能的时序路径违例，除非声明“false path”或“multi-cycle path”。

47.Timing-Aware ATPG

at-speed ATPG方法，使用SDF时序信息以激活并传播故障。与传统故障ATPG相似，在每个library IO位置存在slow-to-fall和slow-to-rise故障。ATPG过程使用SDF，所以目标故障在具有最大肯能延时的路径之间进行launch和capture。Timing-aware ATPG比传统transition更可能检测到小的延迟缺陷。