STILVerify

STIL是Siemens Digital Industries Software提供的为了检查Standard Test Interface Language（STIL）文件的免费验证工具。

该工具使EDA、ATE以及相关工具的开发人员确保基于STIL流程的兼容性。STILVerify确保了STIL文件的语法正确性，而且还具有Verilog test bench，使EDA和ATE工具开发人员在任意Verilog simulator中运行和展示STIL的内容，以验证STIL代码的内容和行为。该feature也使test engineers更加容易的定义基于STIL的流程，从而实现基于STIL测试过程的更快初始化。STILVerify减少了半导体制造商增加其基于STILVerify的流程所需的时间、精力和费用。

STIL Language

STIL是工业标准，IEEE-approved语言，提供数据测试产生和ATE工具之间的接口；也提供了来自不同vendors的EDA point工具之间的数据交换。STIL被设计用于仿真、ATPG、完整的测试技术例如BIST和ATE，之间传递高密度数字test patterns。STIL可用于表示简单的或复杂的devices的test patterns。

使用手动的转换方法将EDA test patterns转换为专门的ATE测试语言是非常耗费时间的。具有基于STIL的流程，能够在更少的时间内为ATE生成test patterns，在语言转换期间更少可能产生错误。STIL programs表示在制造测试中定义数字测试操作所需要的信息，它们并没有意图定义tester如何实现这些信息。STIL支持ATPG和BIST工具产生的数字测试pattern数据的volume，将数字测试pattern数据从EDA转到换ATE环境，被优化后的格式被应用到ATE环境中。该语言使能pattern的规格，格式和timing信息，为了定义数字测试patterns被应用到要测试的device。可以减少测试程序开发的时间和费用，并提高了在ATE上运行特定于设计的测试的效率。

STIL Standard

新兴的IEEE 1450 STIL标准包括几个扩展，用于处理半导体设计、DC-level规范，tester目标和流程，测试方法以及半导体cores。一些扩展已经被接受，其他的正处在不同的发展阶段。当未提高STIL的版本号时，指的是IEEE Std。1450.0-1999。