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scan and atpg
文章平均质量分 85
有关tessent shell,DFT的scan insertion内容,相关原理及操作
窗外的布谷鸟
这个作者很懒,什么都没留下…
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STILVerify
STIL是Siemens Digital Industries Software提供的为了检查Standard Test Interface Language(STIL)文件的免费验证工具。该工具使EDA、ATE以及相关工具的开发人员确保基于STIL流程的兼容性。STILVerify确保了STIL文件的语法正确性,而且还具有Verilog test bench,使EDA和ATE工具开发人员在任意Verilog simulator中运行和展示STIL的内容,以验证STIL代码的内容和行为。原创 2023-08-29 10:54:14 · 202 阅读 · 0 评论 -
Timeplate Definition
不要求包括时钟的pulse statements,但是如果没有“pulse”任何时钟,工具使用两个cycles去pulse一个clock,导致更大的patterns。必须在引用之前定义所有的timeplates。当产生默认procedures时,工具使用pulse_clocks statements而不是单个pulse statements。timeplate定义描述单个tester cycle,并指定所有event edges被放置在cycle的位置。原创 2023-08-18 11:10:05 · 234 阅读 · 0 评论 -
Why Test?
没有缺点的devices被销售给顾客,有时有缺陷的devices通过了所有的应用测试——这被称为测试逃避(test escapes)。在顾客手中出现失败的devices会被返回。能够验证设计没有制造缺陷,但是不能验证silicon满足预期的行为,电路可能通过测试,但是设计可能功能不正确(例如,不能像功能规格描述的那样操作)。原始的设计和测试过程是分开的,只有在设计周期的结尾考虑测试。test patterns,有时被称为test vectors,是在测试过程期间放置在PI引脚上的一系列1s或0s。原创 2023-08-10 13:49:59 · 110 阅读 · 0 评论 -
ATPG
更具体地说,工具给控制点分配一组值,使故障点与无故障状态具有相反的状态,所以,可以检测到故障值和无故障值之间的差异。例如,如果工具证明了故障冗余,可能会标记该故障为不可测,否则,将划分为潜在可检测故障,计算测试覆盖率时归类为不可测试故障。该程序从故障列表选择一个故障,创建检测故障的pattern,故障防战pattern,检查确保生成的pattern能检测到故障。ATPG的目的是创建一组patterns, 来达到给定的测试覆盖率,测试覆盖率是pattern集实际检测到的故障占可测试性故障的百分比。原创 2022-11-03 17:57:43 · 1757 阅读 · 0 评论 -
Pattern Failures Due to Timing Exception Paths
在ATPG之前,可使用STA工具在设计上执行时序优化。这个process也会定义timing exception paths,包括以下:False Path——在操作的功能模式下,path不能被敏化(当确定电路的时序性能时,STA工具忽略这些paths)。Multicycle Path——具有超过一个clock cycle的信号传播延迟的path。原创 2023-06-08 15:20:32 · 177 阅读 · 0 评论 -
Delay Test Set Creation
在ATPG工具中Delay 或“at-speed”测试有两种类型:transition delay和path delay。原创 2023-06-08 14:05:11 · 248 阅读 · 0 评论 -
Potential Causes of simulation Mismatches
仿真不匹配可能有多种原因,因此,对它们进行进行故障排除的最具有挑战性的部分是知道从哪里开始。因为有很多信息是可用丹丹,第一步应该是确定最可能的不匹配的潜在来源。原创 2023-06-06 15:40:31 · 161 阅读 · 0 评论 -
Scan Pattern retargeting
Scan pattern retargeting提高了效率和生产力,生成core-level test patterns,为了在top-level中reuse,retarget这些core-level的test patterns。多个core的pattern可以在chip level中merged并同时应用。该功能可用于包括对于ATPG工具支持的任何配置的core。这包括EDT blocks或者未压缩的chains,pipeline stages、low power,以及shift长度变化的cores。原创 2023-05-16 17:39:13 · 641 阅读 · 1 评论 -
Graybox Overview
Graybox功能使能够在sub_module上执行扫描和ATPG操作,然后能够在更高层次的层次上执行扫描和ATPG操作时使用该子模块的简化的Graybox表示,从而简化了分层设计中的扫描插入和ATPG操作过程。由于子模块的graybox表示只包含极少量的互连电路(子模块与top的互连),在大型分层设计中使用graybox可以极大地减少执行扫描插入,优化计时,分析故障和创建测试pattern所需的memory和工具runtime。原创 2023-04-12 16:14:25 · 513 阅读 · 0 评论 -
第六章:Internal Scan and Test Circuitry Insertion
可以提供输入以只当所需的扫描配置,以便在工具插入并stitch扫描链之前分析扫描链,这是非常强大的,因为只需执行分析,就可以更改扫描配置规格,以查看扫描链在stitch后的结果后插入扫描链(分析扫描链,是在设置完扫描配置规格后,工具会假设扫描链按照配置规格进行连接,然后根据分析后给出的结果,判断是否需要更改,若满足要求,则会插入测试逻辑,并连接成扫描链),该工具写出网表和TCD,其中TCD包含了如何stitch扫描更改的详细信息。如果这些信号是不可控制的,工具不会认为被这些信号控制的时序元素是可扫描的。原创 2023-03-27 14:31:26 · 1082 阅读 · 0 评论 -
Fault Classed
同样,工具即使使用相同的测试方法创建不同的AU故障集,因为如果改变测试方法或者工具,可以是使用reset_au_faults命令重置AU故障集。AU.PC:pin_constraints,在存在约束值的情况下,这些故障是不可控制的,或者是不能被传播到观察点的,这是因为工具不能切换pin,和工具不能测试fanout导致的。RE包括test generator认为不可检测的故障,在test pattern generator排除所有的patterns,会执行一个特殊的分析来验证在任何条件下故障是不可检测的。原创 2023-03-17 17:09:08 · 237 阅读 · 0 评论 -
第五章:Test Point Analysis and Insertion
工具会查找test point的fan-in cone中所有的flop,选择fan-in cone中驱动最多scan flops的时钟作为test point的时钟,如果fan-in中没有scan flops,则选择fan-out cone中驱动最多scan flops的时钟作为test point的时钟。设计包含许多难以控制和观察的内部模式,即使是在全扫描插入的设计中也是如此,通过在这些位置添加被称为test points的特殊测试电路,可以增加设计的可测试性。)t故障的测试覆盖率。原创 2022-11-14 10:45:49 · 1767 阅读 · 4 评论 -
第二章:Scan and ATPG Basics
scan ATPG原创 2023-03-08 12:33:31 · 1930 阅读 · 0 评论