weixin_44954910的博客

如果与当前设计相关的ICL module，包含”force_low_input_port_list"或“forced_high_input_port_list”的icl_module属性，那么这些属性所有应用的端口被正确约束，使用约束类型“C0”和“C1”。该命令返回一个创建的端口对象的集合，如果port_name是bus，该命令为每个bus位返回一个具有端口对象的集合，从bus的最左边位开始并以bus的最右边位结束。如果该命令成功了，将会返回新创建的instance的集合。

默认，EDT逻辑中包含bypass逻辑，bypass电路可以bypass EDT逻辑，访问设计core中未压缩的扫描链。bypass EDT逻辑可以应用未压缩test patterns到设计中在扫描插入时，bypass可以被插入到core网表中。使能放置MUX和lockup cell以操作core网表中的bypass mode而不是EDT逻辑。该option支持更加有效的设计布线。

附加的shift周期的数量通常是增加了channel input pipeline stages的数量，如果附加的shift周期的数量是4，没有input popelining，并且channel input的大多数pipeline stages有两个stages，则在每个test pattern中的附加shift周期的数量是6。完全加载扫描链所需要的cycles的数量，决定了不增加shift cycles的数量能够添加的pipeline stages的数量的限制。

工具会分析扫描链和EDT逻辑之间的控制时序元素的时钟的时序关系，当必须要同步时钟并保持数据完整性时插入边沿触发寄存器（lockup cells）。可以使用report_edt_lockup_cells命令来展示工具已经插入的lockup cells的详细报告。

STIL是Siemens Digital Industries Software提供的为了检查Standard Test Interface Language（STIL）文件的免费验证工具。该工具使EDA、ATE以及相关工具的开发人员确保基于STIL流程的兼容性。STILVerify确保了STIL文件的语法正确性，而且还具有Verilog test bench，使EDA和ATE工具开发人员在任意Verilog simulator中运行和展示STIL的内容，以验证STIL代码的内容和行为。

使用ATPG生成测试向量时，可能使用到的参数。

不要求包括时钟的pulse statements，但是如果没有“pulse”任何时钟，工具使用两个cycles去pulse一个clock，导致更大的patterns。必须在引用之前定义所有的timeplates。当产生默认procedures时，工具使用pulse_clocks statements而不是单个pulse statements。timeplate定义描述单个tester cycle，并指定所有event edges被放置在cycle的位置。

没有缺点的devices被销售给顾客，有时有缺陷的devices通过了所有的应用测试——这被称为测试逃避（test escapes）。在顾客手中出现失败的devices会被返回。能够验证设计没有制造缺陷，但是不能验证silicon满足预期的行为，电路可能通过测试，但是设计可能功能不正确（例如，不能像功能规格描述的那样操作）。原始的设计和测试过程是分开的，只有在设计周期的结尾考虑测试。test patterns，有时被称为test vectors，是在测试过程期间放置在PI引脚上的一系列1s或0s。

高级BAP在连接到BAP得memory BIST controllers的hw_default操作模式下使能一些feature overrides。通过消除串行配置控制器的移位周期极大地减少了测试时间，代价是在BAP和controllers之间增加了额外的连接。

反标（back-annotation）是为了进行时序分析，从外部文件读取延迟、电阻、电容值等到工具中。使用反标，可以在物理设计的每个阶段之后更加准确地分析电路地时序。

通常会要求设计特定的测试算法以定位特定memory defects，这些defects使用现有的算法难以检测到。为了有效测试memory，可以需要以特定的顺序在同一个memory上应用多个算法。一些情况下，可能会选择应用几个算法来诊断memory defects，否则难以识别这些defects。

logic Test controller与每个Block Module相关，以执行内部逻辑测试，在相关block mudules的物理区域之间的chip互连的top module中的逻辑，使用位于top module中另一个logicTest controller进行测试。在compactor电路中，XOR的一个或多个stages压缩几个chains中的response到每个channel输出，压缩的扫描链进入相同的扫描channel被称为同一个compactor group。

Advanced BAP在连接到BAP的memory BIST的hw_default操作模式下启用某些feature覆盖。通过消除顺序配置controllers的shift cycles，能够极大减少测试时间。Advanced BAP memroy访问feature与memory BIST controller的交互部分可以通过IJTAG协议进行配置。在ATE环境的制造测试，和通过Tessent MissionMode controller的in-system测试时可能使用controller配置。

scan clocks的规则检查确保它们被正确的定义和操作。可以选择任意时钟规则检查的handling为error、warning、not或ignore。

对于复杂的scan模型，包括多个scan input和scan output pins，在这种情况下，工具识别控制这些嵌入式scan segments的时钟，并在S-rules分析期间只target这些时钟。该rules确保可能被转变为scan的non-scan elements能够被控制，以保持它们当前的数据（违例情况是当所有时钟被关闭时，某个时钟端口被设为X，或另一种情况，时钟是pulse_always，无法关闭）。如果这些pins未被约束，并且导致可扫描的，会发生trace违例。

在data lines之间访问transistors，以及在bitlines上异常高的漏电流，会导致bitlines之间的差分电压，从而导致差分放大器错误的读取cell，最差的情况是，除了pivot cell以外，列上的所有cells都具有相同的值。为了检测破坏性读故障，在test下的cell必须被初始化，然后在连续的时钟周期内多次读取。检测Bit/Group Write Enable上的shorts，首先执行写操作，inputs根据bus的奇数和偶数索引设置为相反的值。

给出0.5ns的slack。时序元素的arrival time的初始值等于它的所有时钟端口的最大时钟延迟，这意味着任意gate上的arrival time是与时钟输入端口值的改变有关的，而与driving flop或flops的值改变无关。立刻驱动时序元素的数据端口的门，初始的progation delay被设为其时钟延迟的负值（而不是0，数据到达的时间要早于时钟达到的时间）。立刻驱动（该gate的输出连接的是时序元素）时序元素的时钟端口的门，初始的progation delay被设为0。

ICL extraction，或者更准确地ICL network extraction的目标是，从设计的flattened网表中自动生成各种OJTAG building blocks（instruments，SIBs、TDRs等）的互连信息。extraction process的输出是被例化的IJTAG building blocks的互连信息，可以使用Tessent Shell命令extract_icl来执行ICL extraction。

在ATPG之前，可使用STA工具在设计上执行时序优化。这个process也会定义timing exception paths，包括以下：False Path——在操作的功能模式下，path不能被敏化（当确定电路的时序性能时，STA工具忽略这些paths）。Multicycle Path——具有超过一个clock cycle的信号传播延迟的path。

在ATPG工具中Delay 或“at-speed”测试有两种类型：transition delay和path delay。