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RSS订阅翻译 《Verilog数字系统设计教程》夏宇闻 第四版思考题答案（第7章）
1.为什么在多模块调试的情况下monitor需要配合monitor需要配合monitoron和$monitoroff来工作？monitoron和monitoron和monitoroff任务的作用是通过打开和关闭监控标志来控制监控任务monitor的启动和停止，这样使得程序员可以很容易的控制monitor的启动和停止，这样使得程序员可以很容易的控制monitor何时发生。monitoron来启动m...
2019-11-27 11:06:54
2205
翻译 《Verilog数字系统设计教程》夏宇闻 第四版思考题答案（第6章）
1.怎么理解initial语句只执行一次的概念？在仿真开始时，initial语句只执行一次，但initial语句里面的语句可能不只执行一次。因为如果是while循环，虽然initial语句是执行一次，但只要是进了while循环，则会执行到仿真结束。2.在initial语句引导的过程块中是否可以有循环语句？如果可以，是否与思考题1，互相矛盾？可以，并不互相矛盾。initial语句确实是只执行了...
2019-11-27 11:02:42
3004
翻译 《Verilog数字系统设计教程》夏宇闻 第四版思考题答案（第4章）
1.逻辑运算符与按位逻辑运算符有什么不同，它们各在什么场合使用？用逻辑运算符运算时是两个操作数进行逻辑运算，而按位逻辑运算符是两个操作数对应的每一位进行逻辑运算。逻辑运算符多用于条件的判断，按位逻辑运算符用于信号的运算和检测。2.指出两种逻辑等式运算符的不同点，解释书上的真值表。两种逻辑运算符有很大的区别。“===” 要求两个比较数完全一样，无论高阻还是未知，只要每位完全相同即可。 “= =...
2019-11-27 11:00:04
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翻译 《Verilog数字系统设计教程》夏宇闻 第四版思考题答案（第3章）
1.模块由几个部分组成？由描述接口和描述逻辑功能两部分组成。2.端口分为几种？三种：输出口，输入口，输入/输出口。3.为什么端口要说明信号的位宽？因为如果不说明信号的位宽可能会在信号发生改变时发生错误，不容易看出接收到的信号的数据宽度，就很难进行数据的处理。4.能否说模块相当于电路图中的功能模块，端口相当于功能模块的引脚？可以那样说，每个模块都有特定的功能，而功能的实现就必须依靠具体...
2019-11-27 10:53:40
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翻译 《Verilog数字系统设计教程》夏宇闻 第四版思考题答案（第2章）
1.Verilog语言有什么作用？可描述顺序执行和并行执行的程序结构；用延迟表达式或事件表达式来明确的控制过程的启动时间；通过命名的事件来触发其它过程里的激活行为或停止行为；提供了条件如if-else，case等循环程序结构；提供了可带参数且非零延续时间的任务程序结构；提供了可定义新的操作符的函数结构；提供了用于建立表达式的算术运算符，逻辑运算符，位运算符；Verilog HDL语...
2019-11-27 10:48:38
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翻译 《Verilog数字系统设计教程》夏宇闻 第四版思考题答案（第1章）
1.什么是硬件描述语言？它的主要作用是什么？硬件描述语言是一种用形式化方式来描述数字电路和系统的语言。它的主要作用是：数字电路系统的设计者利用这种语言可以用上层到下层（从抽象到具体）逐步描述自己的设计思想，用一系列分层次的模块来表示及其复杂的数字系统。2.目前世界上符合IEEE标准的硬件描述语言有哪两种？它们各有什么特点？符合IEEE标准的硬件描述语言是Verilog HDL和VHDL两种。...
2019-11-27 10:46:17
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翻译 《Verilog数字系统设计教程》夏宇闻 第四版思考题答案（绪论）
1.什么是信号处理电路？它通常由哪两大部分组成？信号处理电路是进行一些复杂的数字运算和数据处理，并且又有实时响应要求的电路。它通常由高速数据通道接口和高速算法电路两大部分组成。2.为什么要设计专用的信号处理电路？因为有的数字信号处理对时间的要求非常苛刻，以至于用高速的通用处理器也无法在规定的时间内完成必要的运算。通用微处理器芯片是为一般目的而设计的，运算的步骤必须通过编程编译后生成的机器码指...
2019-11-27 10:42:52
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翻译 《Verilog数字系统设计教程》夏宇闻 第四版思考题答案（第14章）
第14章 深入理解阻塞和非阻塞赋值的不同1.用带电平敏感列表触发条件的always块表示组合逻辑时，应该用哪一种赋值？答：阻塞赋值2.用带时钟沿触发条件的always块表示组合逻辑时，应该用哪一种赋值？答：非阻塞赋值。3.为什么不能在多个always块中为同一变量赋值？答：多个always块中为同一变量赋值可能会导致竞争冒险即使使用非阻塞赋值也可能产生竞争冒险。4.为什么不能用dis...
2019-11-27 10:37:18
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翻译 《Verilog数字系统设计教程》夏宇闻 第四版思考题答案(第11章）
第11章复杂数字系统的构成1.利用数字电路的基本知识解释，为什么说即使组合逻辑的输入端的所有信号同时变化，其输出端的各个信号不可能同时达到新的值？各个信号变化的快慢由什么决定？答：由于逻辑门和布线有延迟，因此没有办法使实际电路的输出与理想的布尔方程计算完全一致，可以说实际组合逻辑电路输出的瞬间不确定性是无法避免的。所以说即使组合逻辑的输出端的所有信号同时变化，其输出端的各个信号不可能同时到达新...
2019-11-27 10:03:41
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翻译 《Verilog数字系统设计教程》夏宇闻 第四版思考题答案（第10章）
第10章 如何编写和验证简单的纯组合逻辑模块1.写出8位加法器和8位乘法器的逻辑表达式，比较用超前进位逻辑和不用超前进位逻辑的延迟。答：用超前进位逻辑可以减少由于逐位进位信号的传递所造成的延时。2.为什么用算术操作符表示的加法器和乘法器能通过综合器转变为成逻辑电路？除了用算术操作符的表达式实现加法器和乘法器外，是否可以直接引用可配置的参数化实例来实现算术操作电路？答：因为库中已经存在着...
2019-11-25 17:02:54
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