PCIe Retimer之Retimer Latency

Retimer Latency

Latency的测量

如下图所示为PCIe链路中含有一个Retimer的拓扑结构图：

Latency的测量是基于Retimer工作在Forwarding模式下的L0状态，SPEC中将Retimer从一个伪端口收到一个Symbol的最后一个bit到等效的Symbol从另一个伪端口中发出的时间定义为Retimer的Latency。
注1：SPEC中强烈建议Retimer的厂商在DataSheet中注明Latency。
注2：Retimer允许在不同的速率下拥有不同的Latency，SPEC强烈建议每种速率指定对应的Latency。

Latency最大的限度

当Retimer不是工作在SRIS（后续会有专门文章说明）模式下，Retimer的Latency应该不能超过下面表格的限制：

注：上述表格的单位为Symbol Times。

Latency对上游端口和下游端口的影响

当PCIe链路中有Retimer时，无疑会增加链路的Latency，当链路中存在两个Retimer时，往返的延迟会是规定延迟的4倍。所以在做USP（Upstream Ports）和DSP（Downstream Ports）的设计时，我们需要考虑以下的特性：

1. 数据链路层的Retry Buffer的大小
2. 事务层的Receiver Buffer的大小和Flow Control（流量控制）的Credits
3. 数据链路层REPLAY_TIMER的限制

注：除了上面的需要考虑之外，可能还需要额外的缓冲来补偿额外的通道延迟。

参考书籍

1 PCI Express® Base Specification Revision 5.0 Version 1.0