Marin说PCB之LPDDR5的布线注意事项--02

我们在allegro中该如何去设置这些等长规则呢？我们先看一颗64位的DDR颗粒上的所有BUS线的等长规则。

1，首先去建地址，命令，数据，时钟等总线的BUS。正常的一颗64位的DDR颗粒上总体划分为大的通道是0和1两个大的channel，细分的话每个大的channel可以分为A和B两个小的channel。

每个大的DDRC0/DDRC1--channel包含了四组数据线也就是32位数据，小的A,B channel是包含了16位两组数据线。

如下图所示是channel A的所有的数据线：

如下图所示是channel A的所有的地址总线：

如下图所示是channel B的所有的数据线：

如下图所示是channel B的所有的地址总线：

如下图所示是channel C的所有的数据线：

如下图所示是channel C的所有的地址总线：

如下图所示是channel D的所有的数据线：

如下图所示是channel D的所有的地址总线：

以上就是一个64位的LPDDR5颗粒里面所有信号原理图设计，接着就在allegro中去建这些组的BUS了。

第一组的BUS--DDR0-DATA0中共有9个信号线，包含了DATA0-7,加上一个DATA_DM信号，大的DDRC0-channel其实是包含了四组数据线的，其中A-channel的Data0-Data15,B-channel的Data15-Data31,加上每个小的八位数据线组中还有一个DQM信号也就是大的DDRC0-channel中也包含了DDR0_DM0----DDR0_DM3这四位信号。

大的DDRC0-channel的地址线的BUS，其实是把CS0-1这两个信号加到了DDR0_CA_A组里面了，当然你也可以单独把这个两个CS信号建一个BUS组，命名位DDR0_CS_A。

下面就是大的DDRC0-channel中差分线的BUS组的建立了，应该是有10组DIFF--bus的。

以上就是一个大的DDRC0-channel的所有BUS线的分组情况了，DDRC1-channel的分组按照上面的同样做即可，这里就不在赘述了。

以上就是本期的所有内容了， 我们下期文章不见不散。

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