搞DDR，你是可以看看我的这篇笔记（三）

最新推荐文章于 2024-10-28 17:32:37 发布
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分类专栏： 数字IC 文章标签： 笔记 内存 DDR 半导体 存储
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关于DDR PHY这个部分，是数模混合器件，工作涉及到了很多信号完整性，眼图，模拟等相关的东西我就没讲了。因为确实不太熟悉，只能站在架构、功能、使用上去聊聊。

上一篇我们看了这个图片，简化就是下面这个样子：

其实这个也不太合适~~~


这样舒服多了，一般DDRC和DDRPHTY都会放在一个团队，作为一个子系统来交，好的。开始正题：

上一篇，我在笔记2大概的介绍了DDRC的功能：

  • DDRC通过AXI接受到来自Master的读写命令
  • 将来自master的命令转为DDR读写时序序列
  • 通过DFI协议传给PHY

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搞DDR你必须得看看我的这篇笔记
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文章目录一、DDR_PHY结构组成1.1、DDR Memory子系统1.2、DDR_PHY架构组成1.3、PUB模块功能实现流程1.3.1、DDR系统初始化流程1.3.2、PLL初始化流程 一、DDR_PHY结构组成 1.1、DDR Memory子系统   Memory子系统主要由DDR Controller和DDR_PHY(含DDR_IO)两个部分组成。DDR Controller主要承担其它子系统（如CPU）与Memory子系统进行数据交互时的传输效率及调度，DDR_PHY主要负责数据交互过程中的传输速
DDR自学笔记
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以下面的DDR3读取为例，下图中共有8条数据线，每一条数据线都是一个8选1模拟开关的输出，每个输出前面还有8个输入，这个8个输入分别来自8个bank，8个输入会先存在fifo中缓存，MUX读出的时钟就是内核时钟的4倍，由于DDR的时钟上下边沿采样，所以读出8个数据的时间就是1个内核时钟，8个输出就对应64个输入，prefetch的8n的n是指DQ的IO位宽，表示以位宽的8倍来预取数据，n也就是DQ的数量一般可以是4，8，16，对应预取数据就是32，64，128。每行有1024列，每列包含8位数据。
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Hey！来了来了！上一篇聊了DDR的内存，我老实说我向来是很少去回读自己的文字。因为我总是觉得和听自己语音一样有点尴尬。但是上一篇看了了一下，发现有几个地方讲的有点笼统了，不够详细。所以在开始今天的DDRC之前，我们拿DDR4说事情吧。一个DDR4 x 16 1GB的颗粒。按照这个8421编码寻址方式：Size = 2^19*16=1MB但实际上我们做到了1GB，如何实现的？
搞DDR，你是可以看看我的这篇笔记（四）
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