搞DDR必懂的关键技术笔记：Initialization, Training ， Calibration

最新推荐文章于 2024-08-12 20:54:19 发布
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分类专栏： 数字IC 文章标签： 笔记 半导体 存储 内存 DDR
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初始化、训练和校准

引言

当一个带有DRAM子系统的设备上电时，DRAM达到可操作状态之前会发生一系列事件。以下是根据JEDEC规范中的状态机所显示的DRAM从上电到可操作状态所经历的各种状态。

这可不是我们平时就一句Training阶段就能概述。

本质上，初始化过程包括四个不同的阶段：

    1. 上电和初始化
    1. ZQ校准
    1. Vref DQ校准
    1. 读写训练（也称为内存训练或初始校准）

校准和训练步骤概述
本文的内容就按照这个流程来展开一一聊聊，有些地方，为了讲清楚，有点

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搞DDR必懂的关键技术笔记：ODT
叫好与叫座虽然不是对立面，但想在同一个作品中达到双重效果很难。
08-03 679
在传输线的特性阻抗下对其进行终结是非常重要的。终结技术对于保持信号完整性至关重要，因为它们可以通过最小化信号反射、防止数据损坏以及确保传输线上的可靠通信来实现这一点。在高速设计中，信号以更快的速度传输并遇到更显著的阻抗变化，有效的终结有助于缓解“信号失真、过冲和下冲”等问题。通过匹配线路阻抗并正确终结传输线，设计师可以减少信号反射、控制信号转换并优化通信通道的性能。这在信号完整性至关重要的场景中尤为重要，例如高速数据网络、电信系统和高性能计算环境中。串联终结（Series Termination）
DDR的一些基础知识：ODT ZQ等
01-04
DDR的一些基础知识：ODT ZQ等,用于DDR初学者对DDR架构和初始化的了解
搞DDR必懂的关键技术笔记：DDR training
最新发布
叫好与叫座虽然不是对立面，但想在同一个作品中达到双重效果很难。
08-12 1303
在解释DDR（Double Data Rate）内存系统中的Training机制时，我们首先要理解DDR接口的基本特性和面临的挑战。DDR使用并行接口总线进行数据传输，这意味着多个数据位（如64位或128位）**同时在一组信号线上传输。**随着总线频率的增加，信号在PCB（印刷电路板）上的传输变得更加复杂，因为PCB走线的长度差异PVT（工艺、电压、温度）变化等因素会导致信号传播时间（即延迟）的差异。
DDR3基础与进阶
02-16
本文是作者在华为工作期间写的一篇对DDR3全面的总结，当时有好几年经常接触DDR3的设计与测试，期间总结了大量的知识点，于是业余时间汇总起来写成本文，因为DDR3属于业界通用的器件，其中知识也不涉及到公司秘密，所以分享出来供大家参考。 文章摘要： DDR，在PC、手机、通信设备等产品中广泛应用。而随着技术发展以及用户需求提高，内存不断升级，从SDRAM, DDR, DDR2、再到DDR3，现在DDR4也开始大规模应用。其特点就是速率、容量不断提高，而且性能、功耗方面也不断优化。内存技术是很多软件、硬件、逻辑、测试工程师们关注的重点。但由于其复杂程度较高，同时，英文资料复杂，理解困难，而中文资料能较全面详细描述DDR3的文献匾乏、零散。记得刚接触DDR3时真是一头雾水，一直在其表面徘徊很久。身边小伙伴也是同感。 作者所从事的硬件领域常常接触DDR，在这方面有一些难忘的经历，期间也积累了一些知识。出于经验传承的目的，特写下本文。内存已经历多代，但很多知识是相通的，本文拿当前主流的DDR3作为重点去讲解。出于能力水平及篇幅原因，本文未能周全深入描述DDR3所有特性或者某些地方存在错误，还望读者谅解和指正。同时，本书在一些地方引用了其他文献中的图文，会在相应地方加以说明。在此，衷心希望本文能给能给想了解DDR3技术的同学提供帮助。 本文分为以下八章内容： 第一章 DDR3基础 第二章 DDR硬件设计 第三章 DDR3几个关键技术 第四章DDR3工作流程、参数详解 第五章 DDR3训练 第六章 DDR3信号完整性测试 第七章 DDR3问题案例 第八章 SDRAM、DDR、DDR2、DDR3、DDR4对比
​DDR4 SDRAM - 初始化、训练和校准介绍
m0_73549240的博客
08-31 2390
由于 DIMM 上的每个 DRAM 位于不同的距离，因此当发出 时，DIMM 上的每个 DRAM 将在不同的时间看到该命令，随后来自每个 DRAM 的数据在不同的时间到达 ASIC/处理器。在初始校准期间，ASIC/处理器计算每个DRAM的延迟，并相应地训练其内部电路，以便在正确的时刻锁存来自各种DRAM的数据。因此，它们是可调的。因此，从 ASIC/处理器的角度来看，DIMM 上的每个 DRAM 内存都位于不同的距离。或者从DIMM的角度来看，对于DIMM上的每个DRAM，时钟和数据之间的偏差是不同的。
ddr training什么意思
hbcbgcx的博客
12-18 1万+
DDR布线，完全按等长约束就没有ddr training的说法。 当布线去掉等长约束或放宽约束条件，就要做ddr training，以保证时序的完整性，使信号的建立&保持时间窗口一致。 ddr training是调整Addr/Cmd信号对CLK，DQ信号对DQS的延时。 由于没做等长约束，信号有长，有短，就会导致信号有快，慢之差（信号在1000mil走线耗时约160~180ps，相对FR-...
DDR中的Training？
叫好与叫座虽然不是对立面，但想在同一个作品中达到双重效果很难。
05-07 5133
最近不是在看启动吗？里面总是有个DDR Training，就很纳闷这是个啥。但是一百度实在是没找到。不小心今天找到了一篇前辈的文章，这我不得马上去整来学习一下。有人说BIOS程序就是按照硬件手册和根据用户选择填寄存器，几张表就能解决的事为什么要这许多程序呢？虽然数千个选择形成的组合爆炸让穷举表成为不可能，但它也道出了BIOS大部分程序的实质：填写寄存器。有一个声音发出了不同意见，在BIOS程序里面，长期居住了一个另类，他的名字叫做MRC：内存参考代码。他的任务就是初始化内存。
LPDDR4的训练(training)和校准(calibration)--Write Leveling(写入均衡)
热门推荐
wonder_coole的博客
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  Write Leveling是从DDR3开始引入的概念，为了解决DQS和CLK的edge alignment的问题。   因为从DDR3开始采用了新的拓扑结构：fly-by。即多个DRAM放置在PCB上时(或多个die)，地址线，控制线，时钟线采用fly-by方式进行布线，DQ,DQS和DMI还是采用点对点的布线方式，这造成到达DRAM端的DQS对和CLK对的信号延时不同。   采用了fly-...
DDR-SDRAM技术原理总结
ctbinzi的专栏
06-14 3328
DDR SDRAM 全称： Double Date Rate Synchronous Dynamic Random Access Memory先说RAM（Random Access Memory），字面意思：随机访问存储器，其特点是可任意访问一个内存地址，其访问时间是一样的（相对于RAM出现之前的卡带和硬盘）。进一步DRAM（Dynamic Random Access Memory），与其相对应的是SRAM（Staic Random Access Memory），两者区别在于物理结构不一样，SRAM使用4-
Qt 5.13.2 qt.network.ssl: QSslSocket::connectToHostEncrypted: TLS initialization failed
01-07
qt.network.ssl: QSslSocket::connectToHostEncrypted: TLS initialization failed     网上很多说法是libeay32.dll和ssleay32.dll复制到可执行文件里，这个只是解决在Qt Creator下编译运行可以，单独打包不运行...
Net: Board Net Initialization Failed No ethernet found.解决方案
02-22
Net: Board Net Initialization Failed No ethernet found.解决方案，如实际开发中有遇到，仅供参考 1. 网卡没有插好或者网卡损坏。 2. 网卡的驱动程序没有正确加载。 3. 网线没有接好或者网线损坏。 4. 网络设备...
ora-01033:oracle initialization or shutdown in progress 解决方法
11-30
### ora-01033: Oracle Initialization or Shutdown in Progress 解决方法 #### 一、问题背景及原因 **标题**: “ora-01033: Oracle initialization or shutdown in progress 解决方法” **描述**: “ora-01033: ...
Qt 使用HTTP时报错：TLS initialization failed
05-11
当出现“TLS initialization failed”错误，可能是以下原因： 1. **OpenSSL未正确安装**：首先，你需要确保OpenSSL库已安装在系统中，并且Qt能够找到它。在Windows环境中，通常需要将OpenSSL的bin目录添加到系统的...
TensorFlow 2.0-CPU-SSE2编译.rar
11-24
解决官方版CPU不支持AVX的ImportError: DLL load failed: A dynamic link library (DLL) initialization routine failed.采用SSE2编译版本
DDR基本原理
weixin_50518899的博客
05-27 2496
DDR SDRAM（Double Data Rate Synchronous Dynamic Random Access Memory，双数据率同步动态随机存储器）通常被我们称为DDR，其中的。DDR是一种掉电就丢失数据的存储器件，并且需要定时的刷新来保持数据的完整性。现在嵌入式系统设计或者计算机设计，考虑到存储性能、存储容量、成本等因素，通常采用存储金字塔式的设计，比如CPU后面紧接着寄存器，寄存器后面跟着cache，cache后面紧接着DDR，然后DDR后面跟着SSD、EMMC等非易失。
LPDDR5协议解析 ZQ
qq_60416106的博客
04-25 1234
简单来说:ZQ是一个连接在VDDQ和DRAM ZQ pin上的一个精确电阻，阻值为240Ω。ZQ一般是在PCB板上，因此基本上不随着外界温度和电压的变化而变化。但DRAM内部用到的各种电阻，比如ODT等是会随着温度和电压而漂移的，ZQ training/calibration 就是为了解决这种漂移，即通过一个精准的，不跟随外界环境变化的已知阻值的电阻，来校准内部的会随VT变化的电阻，使得内部的电阻能回到漂移之前的阻值范围。
搞DDR必懂的关键技术笔记：uboot中的ddr_init.c
叫好与叫座虽然不是对立面，但想在同一个作品中达到双重效果很难。
08-11 356
举个例子，DCD可用于对DDR控制器进行配置，以获得最佳设置，并提高启动性能。在设定了DDR控制器后，启动ROM把U-Boot映像数据加载到片外DDR里，并运行它。DCD（设备配置数据）允许启动ROM代码从驻留在引导设备上的外部引导加载器获取SoC配置数据。这个不结合代码看，是非常的没有意义的，但是一般这一部分代码都集成在小系统里面，和板机设备强绑定，开源的代码实在是太少了。其次是到现在这个阶段，你已经对DDR很了解了，作为一个使用者，看懂代码驱动的用途以及调用关系对你来说是非常容易了。
03000086:digital envelope routines::initialization error'
09-05
引用中提到的“error:03000086:digital envelope routines::initialization error” 是一个错误消息，通常在以下情况下发生。但该引用未提供具体的原因和解决方法。引用则提供了解决该错误的一些措施，包括正确配置OpenSSL、解决版本兼容性问题以及设置必要的环境变量。引用总结说，通过正确配置OpenSSL、解决版本兼容性问题以及设置必要的环境变量，可以避免出现“error:03000086:digital envelope routines::initialization error”错误。<span class="em">1</span><span class="em">2</span><span class="em">3</span> #### 引用[.reference_title] - *1* *2* *3* [解决 “error:03000086:digital envelope routines::initialization error“ 错误的方法](https://blog.csdn.net/pleaseprintf/article/details/131907528)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_1"}}] [.reference_item style="max-width: 100%"] [ .reference_list ]
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