搞DDR必懂的关键技术笔记：DDR training

最新推荐文章于 2024-12-17 18:30:00 发布
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分类专栏： 数字IC 文章标签： 笔记 嵌入式 数字电路 DDR
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DDR Training来了。

当你看到这篇文章的时候，我已经在徒步的路上了。天气预报说明天是个晴天，于是下班决定去看看日出。

DDR Training概述

在解释DDR（Double Data Rate）内存系统中的Training机制时，我们首先要理解DDR接口的基本特性和面临的挑战。

DDR使用并行接口总线进行数据传输，这意味着多个数据位（如64位或128位）**同时在一组信号线上传输。**随着总线频率的增加，信号在PCB（印刷电路板）上的传输变得更加复杂，因为PCB 走线的长度差异、PVT（工艺、电压、温度）变化等因素会导致信号传播时间（即延迟）的差异。

信号时序与质量问题

当信号时序没有正确对齐，或者信号质量因上述因素而下降时，DDR控制器在采样点读取的数据可能会出错，导致读写操作异常。这是因为DDR在每个时钟周期的上升沿和下降沿都会进行数据传输，任何微小的时序偏差都可能导致数据被错误地采样。

Training机制的作用

为了解决上述问题&

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搞DDR必懂的关键技术笔记：Initialization, Training ， Calibration
叫好与叫座虽然不是对立面，但想在同一个作品中达到双重效果很难。
08-04 797
当一个带有DRAM子系统的设备上电时，DRAM达到可操作状态之前会发生一系列事件。以下是根据JEDEC规范中的状态机所显示的DRAM从上电到可操作状态所经历的各种状态。本质上，初始化过程包括四个不同的阶段： 本文的内容就按照这个流程来展开一一聊聊，有些地方，为了讲清楚，有点啰嗦，请海涵。为了更好地理解以下部分，我们假设您有一个如下所示的系统——带有1个DIMM模块的ASIC/FPGA/处理器。上电和初始化是一个固定且定义明确的步骤序列。通常，当系统加电且ASIC/FPGA/处理器中的控制器从复位状态中解除时
搞DDR必懂的关键技术笔记：深入探究DDR物理结构
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08-05 595
具体来说，当在x16 DQ模式下工作时，内存接口可以并行处理更多的数据（因为有两个Bank可以同时被激活，并且每个Bank的访问宽度是16位），这提高了数据传输的吞吐量。但是，在x8 DQ模式下，虽然一次只能激活一个Bank，并且访问宽度减半（每个Bank的访问宽度现在是8位），但这允许在逻辑上更深入地访问内存。然而，从逻辑和访问效率的角度来看，它给人一种“容量更大”的错觉，这主要是因为改变了数据访问的方式和Bank的利用率。此外，在所有这些操作之间，内存还需要以固定的周期进行刷新，以防止数据丢失。
DDR基本原理
weixin_50518899的博客
05-27 3277
DDR SDRAM（Double Data Rate Synchronous Dynamic Random Access Memory，双数据率同步动态随机存储器）通常被我们称为DDR，其中的。DDR是一种掉电就丢失数据的存储器件，并且需要定时的刷新来保持数据的完整性。现在嵌入式系统设计或者计算机设计，考虑到存储性能、存储容量、成本等因素，通常采用存储金字塔式的设计，比如CPU后面紧接着寄存器，寄存器后面跟着cache，cache后面紧接着DDR，然后DDR后面跟着SSD、EMMC等非易失。
ddr training什么意思
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DDR布线，完全按等长约束就没有ddr training的说法。 当布线去掉等长约束或放宽约束条件，就要做ddr training，以保证时序的完整性，使信号的建立&保持时间窗口一致。 ddr training是调整Addr/Cmd信号对CLK，DQ信号对DQS的延时。 由于没做等长约束，信号有长，有短，就会导致信号有快，慢之差（信号在1000mil走线耗时约160~180ps，相对FR-...
DDR-training
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12-17 859
DDR training出现的原因主要包括以下几点：信号完整性（Signal Integrity, SI）问题：随着DDR内存频率的提高，信号完整性问题变得更加突出。高速信号在传输过程中会受到各种因素的影响，如反射、串扰、噪声干扰等，这些问题会导致信号失真，影响数据的正确传输。DDR training通过自适应的机制来补偿这些信号完整性问题，确保数据链路的可靠性。时钟和数据信号的对齐：在高速数据传输中，时钟信号和数据信号需要精确对齐以保证数据的正确读取和写入。
ddr原理及初始化
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ddr初始化 原理 sdram bootloader中的初始化
LPDDR4芯片学习（四）——DDR Training
yttt的博客
11-15 1986
Write Leveling的基本过程是，DDR进入Write Leveling后，用DQS的上升沿采样CLK信号的状态，然后将采样结果通过DQ pin 反馈给MC，MC根据收到的反馈结果后调整CLK-to-DQS的关系，将这个过程不断重复，直到training成功。通过MRW去配置FSP-OP为1，并且将CK改变到高频，即进入训练过的、高频的工作状态，在此状态可以进行一些normal操作或者进行其他频点训练。离开训练，将CK频率改回低频之后，驱动CKE为高，SDRAM会自动恢复训练前状态的寄存器值。
DDR中的Training？
叫好与叫座虽然不是对立面，但想在同一个作品中达到双重效果很难。
05-07 6248
最近不是在看启动吗？里面总是有个DDR Training，就很纳闷这是个啥。但是一百度实在是没找到。不小心今天找到了一篇前辈的文章，这我不得马上去整来学习一下。有人说BIOS程序就是按照硬件手册和根据用户选择填寄存器，几张表就能解决的事为什么要这许多程序呢？虽然数千个选择形成的组合爆炸让穷举表成为不可能，但它也道出了BIOS大部分程序的实质：填写寄存器。有一个声音发出了不同意见，在BIOS程序里面，长期居住了一个另类，他的名字叫做MRC：内存参考代码。他的任务就是初始化内存。
DDR Training
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DDR Training Motivation:As the clock frequency runs higher, the width of the data eye becomes narrower to sample data (channel signal integrity and jitter contribute to data eyereduction). DDR trainin...
DDR4 - Initialization, Training and Calibration
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引言 Introduction 当一个拥有 DRAM 子系统的设备启动时，有几件事需要在 DRAM 进入工作状态之前完成。下图是来自 JEDEC specification （DDR4 标准，https://www.jedec.org/standards-documents/docs/jesd79-4a）的状态机，展示出上电之后 DRAM 经历的几个状态。 图-1 DDR4 初始化状态机 实质上，完整的初始化过程（Initialization）包括以下 4 个单独的步骤： 上电与初始化 ，Pow
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DDRx技术介绍-Write-leveling、Fly-by拓扑、DBI功能与POD电平
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DDR3基础与进阶
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本文是作者在华为工作期间写的一篇对DDR3全面的总结，当时有好几年经常接触DDR3的设计与测试，期间总结了大量的知识点，于是业余时间汇总起来写成本文，因为DDR3属于业界通用的器件，其中知识也不涉及到公司秘密，所以分享出来供大家参考。 文章摘要： DDR，在PC、手机、通信设备等产品中广泛应用。而随着技术发展以及用户需求提高，内存不断升级，从SDRAM, DDR, DDR2、再到DDR3，现在DDR4也开始大规模应用。其特点就是速率、容量不断提高，而且性能、功耗方面也不断优化。内存技术是很多软件、硬件、逻辑、测试工程师们关注的重点。但由于其复杂程度较高，同时，英文资料复杂，理解困难，而中文资料能较全面详细描述DDR3的文献匾乏、零散。记得刚接触DDR3时真是一头雾水，一直在其表面徘徊很久。身边小伙伴也是同感。 作者所从事的硬件领域常常接触DDR，在这方面有一些难忘的经历，期间也积累了一些知识。出于经验传承的目的，特写下本文。内存已经历多代，但很多知识是相通的，本文拿当前主流的DDR3作为重点去讲解。出于能力水平及篇幅原因，本文未能周全深入描述DDR3所有特性或者某些地方存在错误，还望读者谅解和指正。同时，本书在一些地方引用了其他文献中的图文，会在相应地方加以说明。在此，衷心希望本文能给能给想了解DDR3技术的同学提供帮助。 本文分为以下八章内容： 第一章 DDR3基础 第二章 DDR硬件设计 第三章 DDR3几个关键技术 第四章DDR3工作流程、参数详解 第五章 DDR3训练 第六章 DDR3信号完整性测试 第七章 DDR3问题案例 第八章 SDRAM、DDR、DDR2、DDR3、DDR4对比
搞DDR，你是可以看看我的这篇笔记（四）
叫好与叫座虽然不是对立面，但想在同一个作品中达到双重效果很难。
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从访问延迟的角度来看，显然“打开页” < “关闭页” < “跨页”。为了提高DDR数据总线的整体利用率，
搞DDR，你是可以看看我的这篇笔记（三）
叫好与叫座虽然不是对立面，但想在同一个作品中达到双重效果很难。
07-28 565
PHY被视为与外部DDR4或LPDDR4/4X SDRAM设备的低级物理接口，以及所有校准逻辑，用于确保物理接口本身的可靠运行。PHY生成与存储设备接口所需的信号时序和序列。时钟/地址/控制生成逻辑写入和读取数据路径上电后初始化SDRAM的逻辑此外，PHY还包含校准逻辑，用于对读写数据路径进行时序训练，以考虑系统的静态和动态延迟。
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（八）DDR_PHY架构及功能——（PUB组成、初始化及Training流程、Clock关系）
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文章目录一、DDR_PHY结构组成1.1、DDR Memory子系统1.2、DDR_PHY架构组成1.3、PUB模块功能实现流程1.3.1、DDR系统初始化流程1.3.2、PLL初始化流程 一、DDR_PHY结构组成 1.1、DDR Memory子系统   Memory子系统主要由DDR Controller和DDR_PHY(含DDR_IO)两个部分组成。DDR Controller主要承担其它子系统（如CPU）与Memory子系统进行数据交互时的传输效率及调度，DDR_PHY主要负责数据交互过程中的传输速
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