搞DDR必懂的关键技术笔记：DDR RAS—内存中的纠错码 (ECC)

简介

双倍数据速率同步动态随机存取内存（DDR SDRAM 或简称 DRAM）技术如今已成为几乎所有应用的主内存，无论是在高性能计算 (HPC) ，还是在注重功耗、面积的移动应用中。

这要归功于 DDR 的诸多优势，包括高密度、简单架构、低延迟和低功耗。

作为规定内存标准的标准组织，JEDEC 定义并发展了四个 DRAM 类别，用于指导设计人员准确满足其内存要求：

• 标准 DDR (DDR5/4/3/2)、
• 移动 DDR (LPDDR5/4/3/2)、
• 图形 DDR (GDDR3/4/5/6)
• 高带宽 DRAM (HBM2/2E/3)。

图 1 显示了典型的片上系统 (SoC) 中的内存子系统的结构图，该内存子系统包括 DDR 内存控制器、DDR PHY、DDR 信道和 DDR 内存。

根据 JEDEC 的定义，DDR 信道由命令/地址和数据通道组成。以下显示的简化 DDR 内存可以代表上述四类中任何一类的 DRAM 内存组件。

内存子系统就像任何电子系统一样，也会因为设计故障/缺陷或任何一个部件中的电噪声而发生错