Serdes之什么是(CDR)?

许多数字高速数据流,如以太网,都是在没有任何特定时钟信息的情况下传输的。

因此,接收端必须根据接收到的数据生成一个输入时钟。在实际操作中,一个锁相环(PLL)会对准输入数据的跳变,从而提取出合适的时钟信号。这个恢复的时钟也被用来对输入数据进行重新定时。这个过程被称为时钟与数据恢复(CDR)。

高速模拟串行解串器(SerDes)系统利用时钟与数据恢复(CDR)电路来提取正确的时间,以便对接收到的波形进行准确采样。CDR电路会生成一个时钟信号,该信号与传输信号的相位和频率(在一定程度上)保持一致。

相位跟踪(一阶CDR)通常通过使用 nonlinear bang-bang 或Alexander (Alexander)相位检测器来实现,该检测器驱动压控振荡器(VCO)。频率跟踪(二阶CDR)会整合任何剩余的相位误差,并补偿发射机参考时钟与接收机参考时钟之间的较大差异。serdes.CDR和serdes.DFECDR使用的是一阶CDR算法。

数据流必须以这样的方式编码,即流中存在足够的数据跳变(即减少连续相同数据符号的数量)。一种常见的编码方案是64B/66B编码。

将一个光/电信号从一点传输到另一点的主要目的是保持信

SerdesCDR原理是通过使用锁相环(Phase-Locked Loop, PLL)或者延迟锁定环(Delay-Locked Loop, DLL)来实现时钟和数据恢复。CDR的目标是将输入数据与本地时钟同步,确保数据在接收端正确地解析。 在Serdes中,CDR主要分为两个部分:时钟恢复和数据恢复。时钟恢复使用PLL或DLL来生成本地时钟信号,并与输入数据进行比较以恢复时钟边沿。数据恢复则通过比较时钟边沿和输入数据的变化情况,来确定数据的高低电平。 对于FPGA内实现CDR的方法,通常使用无反馈的基于过采样的结构。这种方法适用于FPGA内部没有PLL或DLL的情况,因为FPGA内置的PLL无法直接用于CDR。基于过采样的结构通过对输入数据进行过采样,增加采样点数量,以提高时钟和数据恢复的精度和稳定性。 综上所述,SerdesCDR原理是通过使用PLL或DLL来生成本地时钟信号,并与输入数据进行比较,以恢复时钟边沿,并使用无反馈的基于过采样的结构来实现数据恢复。<span class="em">1</span><span class="em">2</span><span class="em">3</span> #### 引用[.reference_title] - *1* [Serdes高速收发器和CDR技术](https://blog.csdn.net/qq_16423857/article/details/110135690)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_2"}}] [.reference_item style="max-width: 50%"] - *2* *3* [SerDes interface参考设计_CDR设计(5)](https://blog.csdn.net/cy413026/article/details/129251356)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_2"}}] [.reference_item style="max-width: 50%"] [ .reference_list ]
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