Clock skew

时钟偏差（有时称为时序偏差）是同步数字电路系统（如计算机系统）中的一种现象，其中由于门电路或更先进的半导体技术中导线信号传播延迟，源自同一源的时钟信号会在不同时间到达不同组件。任何两个时钟读数之间的瞬时差异被称为它们的偏差。

大多数数字电路的操作由一个周期性信号同步，这个信号被称为“时钟”，它决定了电路上设备的序列和节奏。这个时钟从单个源分发到电路的所有存储元件，这些元件例如可以是寄存器或触发器。在使用边沿触发寄存器的电路中，当时钟边沿或时钟脉冲到达寄存器时，寄存器将寄存器输入转移到寄存器输出，然后这些新的输出值通过组合逻辑流动，以在下一个时钟脉冲时提供寄存器输入的值。

理想情况下，每个存储元件的输入都会在下一个时钟脉冲之前达到其最终值，以便能够精确预测整个电路的行为。系统能够运行的最大速度必须考虑到由于物理组成、温度和路径长度差异而在电路的各个元件之间发生的差异。

在同步电路中，如果两个寄存器或触发器之间存在逻辑路径连接，则称它们为“顺序相邻”。给定两个顺序相邻的寄存器Ri和Rj，其源和目标寄存器时钟引脚的时钟到达时间分别等于TCi和TCj，则时钟偏差可以定义为：Tskew i, j = TCi − TCj。

在电路设计中

时钟偏差可以由许多不同的因素引起，