IC后端（四）——ASIC基础知识

1.组合电路 --------------------------- 2.时序电路

---

1. 逻辑门组成 --------------------------------------1.触发器DFF 组成
2. 电平敏感------------------------------------------2.时钟有效沿触发
3. 立即变--------------------------------------------3.输入和时钟沿同时满足时变化
4. 不能存储------------------------------------------4.可以存储
5. 阻塞赋值------------------------------------------5.非阻塞赋值

---

2.锁存器Latch

特性：电平敏感，但又可以进行存储的时序器件
缺点：对毛刺敏感，时序分析很难
实际不推荐使用

---

什么情况下容易产生latch?(三种)

---

3.同步复位、异步复位

---

同步复位：复位信号受到clk的控制
异步复位：复位信号和clk是同一优先级

---

4.建立保持时间

概念：时钟上升沿到来之前，数据需要稳定的时间

建立时间与保持时间的详细介绍（五星内容）

---

TX1:建立时间
Tsetup:寄存器的建立时间（库决定）
TX2:保持时间
Thold:寄存器的保持时间（库决定）

---

5.建立保持时间分析

---

Tck:DFF1的延时
Tcmb:RTL代码的延时
(Tcmb过大时大于时钟时间 导致亚稳态）
Tskew:时钟偏差

---

• 静态时序分析

Thold - Tck + Tskew < Tcmb < T - Tck - Tsetup - Tskew

6.流水线设计

解析：在Fetch Decode Excute之间插入寄存器 用于存储各部分完成的工作，当下一级完成上一级任务时，上一级任然可以继续工作，不需要等待整个流程的结束。减少了设计的时间消耗，提高了频率。

7.CTS（时钟树综合）

• 前提：PR已完成才可以
• 解析：时钟树的高扇出问题：增加BUFFRE
• 时钟沿到寄存器的时间偏差：lantence
• 最小最大lantence之间的时间偏差叫skew

8.Cell 的延时

• 解析：高扇出（CTS),多负载(打一拍),都可能引起Cell 的延迟。
  

9.PVT特性（工艺角）

10.Wire延时

• 解析：插入多个Buffer
  

练习