＜Verilog实现加法器＞4位行波加法器设计———持续更新版

IC跳跳鱼

于 2021-04-29 06:21:53 发布

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分类专栏： Verilog 小IP设计__持续更新版文章标签： verilog

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本文介绍了Verilog实现的四位行波加法器，详细讲解了行波加法器的工作原理和存在的延时问题。作者探讨了行波加法器在处理较大位数加法时的效率限制，并提出超前进位加法器作为优化方案，为后续的加法器设计打下基础。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

一，内容介绍

加法器是数字电路中的最基础电路之一，也是CPU的核心功能之一。
在这个专栏，我会把所有我知道的数字电路的加法器相关模型都实现一遍并解释其原理。
编程使用的语言为Verilog，代码风格为强迫症系列风格。

加法器系列链接：
上一篇半加器和全加器
目前：四位行波加法器设计
下一篇四位超前进位加法器设计

二，行波加法器

行波加法器（CRA）：carry ripple adder
由四个全加器串联组成。

根据上一章全加器延时可知：
产生进位需要1.6ns，产生本身的位需要1.8ns
我们先基于上一篇全加器实现一个简单的四位行波加法器：

module CRA #(parameter WIDTH = 4)(
input [WIDTH-1:0] a_i,b_i,
input c_i,
output wire [WIDTH:0