＜Verilog实现加法器＞进位选择加法器设计———持续更新版

最新推荐文章于 2025-05-31 16:02:29 发布

IC跳跳鱼

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分类专栏： Verilog 小IP设计__持续更新版文章标签： verilog

本文链接：https://blog.csdn.net/weixin_45536424/article/details/116277367

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本文介绍了Verilog实现的进位选择加法器（Carry Select Adder），探讨了选择器原理、面积速度互换原则，并详细解析了8位进位选择加法器的设计及其不足，为优化加法器提供思路。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

一，内容介绍

加法器是数字电路中的最基础电路之一，也是CPU的核心功能之一。
在这个专栏，我会把所有我知道的数字电路的加法器相关模型都实现一遍并解释其原理。
编程使用的语言为Verilog，代码风格为强迫症系列风格。

加法器系列链接：
半加器及全加器设计.
4位行波加法器设计
 超前进位加法器设计
目前：进位选择加法器
 koggle-stone加法器设计
 brent-kung加法器设计
 从加法器到计算单元
 加法的进位问题

二，进位选择加法器设计原理

进位选择加法器(CSA): Carry Select Adder.

2.1 选择器原理

首先我们先介绍一个常用数字电路组件：选择器：MUX

verilog中我们经常使用这样的语句：
assign c = sel ？ a ： b；
实际上这样的电路可以等效为
assign c = (sel & a) | (~sel & b);
根据之前系列文章介绍，我们可以计算出一个选择器 MUX 的逻辑延时为
delay = 0.2 + 0.7 + 0.9 = 1.8ns
/*与或非门延时设定可以查阅加法器系列文章的第二篇：半加器和全加器设计
[半加器和全加器](https://blog.csdn.net/weixin_45536424/article/details/116245926)
*/