＜Verilog实现除法器＞不恢复余数除法器之单时钟版

IC跳跳鱼

于 2021-05-20 23:12:28 发布

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分类专栏： Verilog 小IP设计__持续更新版文章标签： verilog

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本文介绍了如何使用Verilog实现不恢复余数除法器的单时钟周期改进版，这种除法器在数字电路中作为基础组件，特别是在CPU计算单元中。文章详细探讨了电路设计，并对比了其性能与传统方法的差异。

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一，内容介绍

除法器是数字电路中的基础电路之一，也是CPU计算单元的核心功能之一。下面我们用verilog实现三种常用的除法器。

Verilog实现恢复余数(restoring)除法器
 Verilog实现恢复余数(restoring)除法器之单时钟周期改进版
 Verilog实现不恢复余数(non-restoring)除法器
 Verilog实现牛顿迭代法除法器
目前：verilog实现不恢复余数(non-restoring)除法器之单时钟周期改进版

二，不恢复余数(non-restoring)除法器单时钟周期改进版实现

module NR_DIV_X_Y
#(parameter XDW = 32,  //X_DATA_WIDTH
  parameter YDW = 6    //Y_DATA_WIDTH	
)
(
	input				 clk_i,
	input				 rst_i,
	input 			     data_valid_i,
	input 	   [XDW-1:0] dividend_i,
	input 	   [YDW-1:0] divisor_i,
	output reg 	     	 qr_valid_o