＜Verilog实现数字分频器＞整数分频器

最新推荐文章于 2024-06-18 11:28:24 发布

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分类专栏： Verilog 小IP设计__持续更新版文章标签： verilog

本文链接：https://blog.csdn.net/weixin_45536424/article/details/117136868

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本文介绍了数字分频器在数字电路中的应用，重点讲解了如何使用Verilog实现整数分频器，包括偶数分频器和奇数分频器的原理，并探讨了如何将两者结合以实现更复杂的分频功能。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

一，内容介绍

分频器是数字电路的常见IP，将高频时钟分为低频时钟信号以供外设使用。
下面我们用verilog实现一个偶数分频器
进一步结合奇数分频器组合为整数分频器
再一步升级为小数分频器

二，奇数数字分频器原理

奇数数字时钟分频器主要使用计数器对输入时钟进行计数，特别是上升降沿计数和下降沿奇数，将两个技术结果或在一起，继而得到奇数分频。

三，Verilog实现整数数字分频器

module INT_DIV (
	input 		clk_i,
	input 		rst_i,
	input 		initial_i,
	input [7:0] div_num_i,
	output wire clk_out_o
);

reg  [7:0] clk_div,cnt_even;
reg        clk_even;
reg  [7:0] cnt_p,cnt_n;
reg        clk_p,clk_n;
wire [7:0] div_num,num;
wire [6:0] half_cnt;
wire 	   clk_odd