关注
分享
IC跳跳鱼
鱼会游泳不正常吗？我还会跳！
展开
-
＜Verilog实现状态机＞FSM(finite state machine)的简化型独热式(Simplified one hot)设计
一、FSM的独热结构改进设计在数字电路设计中，我们经常需要设计不同的状态机。很多现有的书中介绍了一些常用的状态机结构，并且介绍了一些这些状态机的优缺点。比如一段式，适用于简单的状态机，优点是写在一起代码量少，缺点包括不限于可读性差、适用范围小等。。。两段式将一段式的代码进行了拆分，分为状态的跳变和每个状态的信号变化两个部分。优点在于相对于一段式，进一步优化了可读性和设计的灵活性，代码的复用性也得到了一些提高。三段式就是书中介绍的最优结构状态机。三段式用一个时序逻辑描述状态的跳变。另一个时序逻辑描原创 2021-07-18 14:38:23 · 735 阅读 · 0 评论 -
＜Verilog实现除法器＞恢复余数除法器之单时钟周期改进版
一，内容介绍除法器是数字电路中的基础电路之一，也是CPU计算单元的核心功能之一。下面我们用verilog实现三种常用的除法器。Verilog实现恢复余数(restoring)除法器Verilog实现恢复余数(restoring)除法器之单时钟周期改进版Verilog实现不恢复余数(non-restoring)除法器Verilog实现牛顿迭代法除法器 目前：verilog实现不恢复余数(non-restoring)除法器之单时钟周期改进版二，恢复余数(restoring)除法器单时钟周期改进版实原创 2021-05-26 21:40:19 · 885 阅读 · 0 评论 -
＜Verilog实现数字分频器＞小数分频器
一，内容介绍分频器是数字电路的常见IP，将高频时钟分为低频时钟信号以供外设使用。下面我们用verilog实现一个偶数分频器进一步结合奇数分频器原创 2021-05-22 00:04:07 · 2031 阅读 · 0 评论 -
＜Verilog实现数字分频器＞整数分频器
一，内容介绍分频器是数字电路的常见IP，将高频时钟分为低频时钟信号以供外设使用。进一步结合www.csdn.net/)原创 2021-05-22 00:02:21 · 731 阅读 · 0 评论 -
＜Verilog实现数字分频器＞ 偶数分频器
一，内容介绍分频器是数字电路的常见IP，将高频时钟分为低频时钟信号以供外设使用。下面我们用verilog实现一个偶数分频器进一步结合奇数分频器组合为整数分频器再一步升级为小数分频器...原创 2021-05-22 00:02:02 · 1665 阅读 · 3 评论 -
＜Verilog实现除法器＞ Verilog实现牛顿-拉夫逊(Newton-Raphson)除法器
阿斯顿阿斯顿啊啊是打发士大夫原创 2021-05-20 23:17:56 · 3008 阅读 · 6 评论 -
＜Verilog实现除法器＞ Verilog实现不恢复余数(non-restoring)除法器
一，内容介绍除法器是数字电路中的基础电路之一，也是CPU计算单元的核心功能之一。下面我们用verilog实现三种常用的除法器。目前：Verilog实现不恢复余数(non-restoring)除法器下一篇：Verilog实现牛顿迭代法除法器写此类博文的动机：没别的意思，网上互相抄的东西太多了，结果连个能用的代码都没有，不能忍，所以我写个放这里。二，除法器实现...原创 2021-05-20 23:12:56 · 1972 阅读 · 1 评论 -
＜Verilog实现除法器＞ 不恢复余数除法器之单时钟版
阿斯顿阿斯顿原创 2021-05-20 23:12:28 · 997 阅读 · 0 评论 -
＜Verilog实现除法器＞ Verilog实现恢复余数(restoring)除法器
一，内容介绍除法器是数字电路中的基础电路之一，也是CPU计算单元的核心功能之一。下面我们用verilog实现三种常用的除法器。目前：Verilog实现恢复余数(restoring)除法器下一篇：Verilog实现不恢复余数(non-restoring)除法器写这些博文的动机：没别的意思，网上互相抄的东西太多了，结果连个能用的代码都没有，不能忍，所以自己写的。二，除法器实现...原创 2021-05-20 00:34:46 · 2147 阅读 · 4 评论 -
＜Verilog实现加法器＞补充----加法的进位分析及进位完成检测加法器
一，内容介绍加法器是数字电路中的最基础电路之一，也是CPU的核心功能之一。通过前面几篇文章我们实现了一些主流加法器结构，下面我们对加法器本身进行一些定量分析并进一步丰富其功能，从而实现计算单元。上一篇：brent-kung加法器设计目前：从加法器到计算单元...原创 2021-05-18 23:35:29 · 958 阅读 · 0 评论 -
＜Verilog实现加法器＞从加法器到计算单元
一，内容介绍加法器是数字电路中的最基础电路之一，也是CPU的核心功能之一。通过前面几篇文章我们实现了一些主流加法器结构，下面我们对加法器本身进行一些定量分析并进一步丰富其功能，从而实现计算单元。上一篇：brent-kung加法器设计目前：从加法器到计算单元...原创 2021-05-18 00:39:54 · 656 阅读 · 0 评论 -
＜Verilog实现加法器＞brent-kung加法器设计——超前进位加法器改进
一，内容介绍加法器是数字电路中的最基础电路之一，也是CPU的核心功能之一。在这个专栏，我会把所有我知道的数字电路的加法器相关模型都实现一遍并解释其原理。编程使用的语言为Verilog，代码风格为强迫症系列风格。加法器系列链接：上一篇：brent-kung加法器设计目前：koggle-stone加法器设计下一篇：ladner-Fisher加法器设计...原创 2021-04-30 08:42:39 · 1791 阅读 · 0 评论 -
＜Verilog实现加法器＞koggle-stone加法器设计——超前进位加法器改进
一，内容介绍加法器是数字电路中的最基础电路之一，也是CPU的核心功能之一。在这个专栏，我会把所有我知道的数字电路的加法器相关模型都实现一遍并解释其原理。编程使用的语言为Verilog，代码风格为强迫症系列风格。加法器系列链接：上一篇：8位进位选择加法器设计目前：brent-kung加法器设计下一篇：koggle-stone加法器设计...原创 2021-04-29 23:50:40 · 1988 阅读 · 0 评论 -
＜Verilog实现加法器＞进位选择加法器设计———持续更新版
一，内容介绍加法器是数字电路中的最基础电路之一，也是CPU的核心功能之一。在这个专栏，我会把所有我知道的数字电路的加法器相关模型都实现一遍并解释其原理。编程使用的语言为Verilog，代码风格为强迫症系列风格。加法器系列链接：上一篇：4位超前进位加法器设计目前：16位进位选择加法器设计下一篇：16位进位选择加法器...原创 2021-04-29 21:26:27 · 3405 阅读 · 0 评论 -
＜Verilog实现加法器＞四位超前进位加法器设计———持续更新版
一，内容介绍加法器是数字电路中的最基础电路之一，也是CPU的核心功能之一。在这个专栏，我会把所有我知道的数字电路的加法器相关模型都实现一遍并解释其原理。编程使用的语言为Verilog，代码风格为强迫症系列风格。加法器系列链接：上一篇：4位行波加法器设计目前：四位超前进位加法器设计下一篇：暂无...原创 2021-04-29 06:25:09 · 4179 阅读 · 0 评论 -
＜Verilog实现加法器＞4位行波加法器设计———持续更新版
一，内容介绍加法器是数字电路中的最基础电路之一，也是CPU的核心功能之一。在这个专栏，我会把所有我知道的数字电路的加法器相关模型都实现一遍并解释其原理。编程使用的语言为Verilog，代码风格为强迫症系列风格。加法器系列链接：上一篇 半加器和全加器.目前：四位行波加法器设计下一篇 四位超前进位加法器设计————————————————版权声明：本文为CSDN博主「IC跳跳鱼」的原创文章，遵循CC 4.0 BY-SA版权协议，转载请附上原文出处链接及本声明。原文链接：https://bl原创 2021-04-29 06:21:53 · 2295 阅读 · 0 评论 -
＜Verilog实现加法器＞半加器和全加器———持续更新版
一，内容介绍加法器是数字电路中的最基础电路之一，也是CPU的核心功能之一。在这个专栏，我会把所有我知道的数字电路的加法器相关模型都实现一遍并解释其原理。编程使用的语言为Verilog，代码风格为强迫症系列风格。加法器系列链接：第一篇，数字电路基础知识。link.目前：第二篇，半加器和全加器。...原创 2021-04-28 23:41:58 · 4234 阅读 · 0 评论 -
＜Verilog实现加法器＞加法器相关基础知识——持续更新版
一，加法器介绍加法器是数字电路中的最基础电路之一，也是CPU的核心功能之一。在这个专栏，我会把所有我知道的数字电路的加法器相关模型都实现一遍并解释其原理。编程使用的语言为Verilog，代码风格为强迫症系列风格。加法器系列链接：目前：第一篇，数字电路基础知识。第二篇，半加器和全加器。二，二进制和半加器数字电路使用二进制作为基础，一切的运算都基于二进制。带符号的二进制数字运算一般使用补码。补码的运算与于无符号数相同，因此我们在设计加法器、减法器、乘法器和除法器的时候都可以不考虑符号，在输入数原创 2021-04-28 23:39:52 · 994 阅读 · 0 评论