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原创 verilog 基础设计11-glitch free 无毛刺的时钟切换

1、毛刺的危害普通的时钟切换电路，通常由一个选择器构成，存在产生毛刺的危害，如下图所示其波形图如下由于sel信号可能在任意时刻变化，所以，如上如所示，当sel由0跳变为1时，选通的信号由clk0切换成clk1，出现一个glitch。2、无毛刺的处理（1）相关时钟的glitch free 处理 (2) 不相关时钟的glitch free 处理（1）相关时钟的glitch free 处理保证时钟切换时，...

2021-08-15 17:59:20 1318

原创 verilog基础设计10-紫光展瑞2020数字ic笔试题

1、请用Verilog RTL描述如下图设计：以clk为基准，设计一个秒计数器，在指定的计数值产生中断，实时输出当前的秒数计数值。clk是时钟输入，频率为32.768KHz。 rst_n是异步复位输入，低电平有效，复位整个系统，为高则整个系统开始工作，其上升沿已经同步于clk。 start是启动信号，一个clk时钟周期的正脉冲，同步于clk。alarm[7:0]是配置信息，单位为秒，同步于clk。工作模式：收到start后，秒计数器sec_cnt从零开始以秒为单位来记述，计数到alarm[...

2021-08-06 15:26:44 513

原创 verilog基础设计9-小米数字ic笔试题对8输入进行排序

1、给定8各并行输入，对并行输入的8个数据，进行排序，要求在单周期内完成。题目给定了一个2输入的比较器，要求基于此二输入的比较器进行设计，此二输入比较器是以函数封装的，要求以最少的二输入比较器进行设计function [DW*2-1:0] max_2; input [DW-1:0] a; input [DW-1:0] b; begin max_2 = (a>=b)? ({b[DW-1:0],a[DW-1:0]}):({a[DW-1:0],b...

2021-08-02 14:49:26 1356 3

原创 verilog基础设计8-小米2022数字ic笔试编程题 16bit数除以8bit数 rtl实现

目录1、除法器原理2、无符号的除法器的实现3、书写tb4、仿真结果分析题目：除法器的verilog实现，16bit A，8bit B。C = A/B；1、除法器原理摘自别的博客，这里除法器的原理其实就是模拟人进行除法的过程，如下图以4bit数为例，抓要从以下几个方面考虑：（1）为什么要扩展呢？个人理解，因为后面涉及到左移，会将实际参与运算的位数一位一位移到扩展位上参数运算，然后将每次运算的商通过+1/+0的操作，移到最低的bi...

2021-07-31 11:35:58 1441

原创 verilog基础设计7-同步fifo的实现

1、同步fifo 的实现主要需要考虑以下几点empty 空信号 full 满信号什么时候读什么时候写2、基于以上几点考虑开始书写verilogmodule sy_fifo( input wire clk, input wire rst_n, input wire wr_en, input wire [7:0] data_in, input wire rd_en, output wire full, output reg

2021-07-21 10:04:08 260 3

原创 verilog基础设计6-台积电数字ic笔试verilog编程题

收到联发科笔试邀请，临时抱个佛脚，手动狗头1、verilog编程题目请用Verilog写出以下逻辑。在data_in的数据中找到特殊字符32’hA1b9_0000，特殊字符前的数据全部丢掉，特殊字符后的数据全部收下来，并且保存在sync_fifo中，当sync_fifo为非空的时候，将数据读出放到data_out上，并用data_out_vld指示数据的有效性。2、题目分析本题的代码实现主要分为两部分第一部分是检测到指定数据，也就是32’hA1b9_0000 第二部分就.

2021-07-13 16:17:44 624

原创 verilog基础设计5-单bit信号跨时钟域处理（快时钟域到慢时钟域）

今天看了跨时钟域信号处理，就总结一下，今天主要写一下快时钟域到慢时钟域的处理，因为慢到快的比较简单，就通过常规的打拍操作就可完成。1、为什么对跨时钟域信号进行处理？跨时钟域信号，容易造成亚稳态，对设计危害较大。2、为什么不能直接和慢到快这种情况一样采用两级寄存器打拍的方式？快时钟域信号变化快，慢时钟域信号采样时容易造成采样丢失，或者直接采不到，例如对快时钟域的脉冲检测。如果不经特殊处理，极有可能就采不到信号。正如下图所示，由于aclk信号宽...

2021-07-02 20:02:07 4780 2

原创 verilog基础设计4-偶数倍及奇数倍分频器的实现

1、偶数倍分频的实现，占空比50%目录1、偶数倍分频的实现，占空比50%2、偶数分频tb文件3、偶数倍分频仿真结果4、奇数倍分频的实现，占空比50%5、奇数倍分频tb文件6、奇数分频仿真结果//占空比50%module div_even_f( input wire clk, input wire rst_n, output reg div_clk );reg [1:0] div_cnt;parameter N = 4;always @(posedge

2021-06-30 21:30:31 1466

原创 verilog基础设计3- 2022乐鑫数字ic提前批编程题

我看有网友用了其它方法实现，今天就试了用状态机实现，可是统计次小值次数还没想好怎么弄，改天补充吧........1、题目要求使用Verilog/SV撰写如下功能模块；求输入信号序列din在din_vld为高电平的时间段内的次小值和次小值出现的次数。接口信号如下，module sec_min(input clk, //时钟信号input rst_n, //复位信号input [9:0] din, //10bit无符号数input din_vld, //输入数据有效信号out...

2021-06-28 21:05:42 727

原创 verilog 基础设计2 -并串转化

为了准备今年的秋招，基础模块抓紧写起来.....1、并串转化，原谅本渣渣，搞了好久，才调出来2、需求分析将并行数据转换成串行数据3、开始写代码端口说明： data_valid 指示数据是否有效 data 即为待转化数据 sda 即为串行输出数据 idle 为低时，说明数据正在输出，且输出sda有效module p2s( input wire cl...

2021-06-26 17:29:59 688

原创 verilog 基础设计1 -序列检测

module seq_test( input wire clk, input wire rst_n, input wire in, output reg flag );reg [5:0] current_state;reg [5:0] next_state;parameter IDLE = 6'b000_001, A = 6'b000_010, B = 6'b000_100, C = 6'b001_000, D = 6'b010_000, E =.

2021-06-25 22:02:53 621

weixin_45590981的博客