vivado.2020-Verilog两个半加器实现一个全加器-数字逻辑实验-IP核的使用

这篇文比较适合还没搞懂verilog的小白，说的比较具体，我会指明操作步骤，跟着一步一步做就好，做完之后希望大家可以通过这个较为完整的过程大致了解verilog的一些简单操作。

1. 首先，新建一个项目作为半加器

如何创建新项目还请小可爱们自行搜索，这里不做阐述啦~
在Add Sources中创建一个Design Source,作为半加器。
半加器的实现如下：

module adder_half(a,b,S,C);
    input a,b;
    output S,C;
    assign S=a^b;
    assign C=a&b;
endmodule

点击open elaborated design我们可以看到这样的一个元件：

这就是我们刚刚完成的半加器，a,b为半加器的输入端，S,C为半加器的输出端，其中S表示求得的和，C表示进位。接下来我们进行下一步。

2. 将半加器生成为一个IP核，用于全加器的构造

在主界面中Tools选择Create